JPS60115098A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60115098A JPS60115098A JP58223715A JP22371583A JPS60115098A JP S60115098 A JPS60115098 A JP S60115098A JP 58223715 A JP58223715 A JP 58223715A JP 22371583 A JP22371583 A JP 22371583A JP S60115098 A JPS60115098 A JP S60115098A
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- Japan
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- circuit
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- signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Controls And Circuits For Display Device (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体記憶装置に関し、特にマスク書込み式の
読出し専用半導体記憶装置に関する。
読出し専用半導体記憶装置に関する。
従来の半導体記憶装置は、入力さルるアドレス信号本数
と１アドレス番地に出力さルるデータ出力本数によシそ
の半導体記憶装置の記１．ハ容量は自ずから決定さルて
いた。例えば、入力アドレス信号数二」４ビツト、デー
タ、出力数＝８ピットとす庇ば、その半導体記憶装置の
記憶容量は２１４番地Ｘ８＝１３１．０７２ ビットと
なる。この様に、アドレス番地数は入力アドレス信号数
１４ビットのバイナリ編合せ２１４＝１６，３８４であ
りすべての維合せを有している。
と１アドレス番地に出力さルるデータ出力本数によシそ
の半導体記憶装置の記１．ハ容量は自ずから決定さルて
いた。例えば、入力アドレス信号数二」４ビツト、デー
タ、出力数＝８ピットとす庇ば、その半導体記憶装置の
記憶容量は２１４番地Ｘ８＝１３１．０７２ ビットと
なる。この様に、アドレス番地数は入力アドレス信号数
１４ビットのバイナリ編合せ２１４＝１６，３８４であ
りすべての維合せを有している。
しかし、半導体記憶装置の大容量化により半導体記憶装
置は漢字キャラクタ・ジェネレータ等に多く使用さルは
じめており、特に日本工業規格Ｊ ｌ５−Ｃ−６２２６
には漢字文字のコード割当がなさｎてお９、その漢字文
字コードが直接入力可能な半導体記憶装置が望ま几てい
るが、そｔＬｔ実現するには入力アドレス信号数のすべ
ての組合せアドレス番地数とデータ出力数の積（記憶容
量）は記憶装置が持つ記憶容量よシも多くなるので必ず
全番地が存在する様になる、このことをマスク書込み式
半辱体読出し専用メモリ（以下ＲＯＭと称す）の漢−字
キャツクタ・ジェネレータについてメＪＩ８−Ｃ−６２
２６を用いて説明する。
置は漢字キャラクタ・ジェネレータ等に多く使用さルは
じめており、特に日本工業規格Ｊ ｌ５−Ｃ−６２２６
には漢字文字のコード割当がなさｎてお９、その漢字文
字コードが直接入力可能な半導体記憶装置が望ま几てい
るが、そｔＬｔ実現するには入力アドレス信号数のすべ
ての組合せアドレス番地数とデータ出力数の積（記憶容
量）は記憶装置が持つ記憶容量よシも多くなるので必ず
全番地が存在する様になる、このことをマスク書込み式
半辱体読出し専用メモリ（以下ＲＯＭと称す）の漢−字
キャツクタ・ジェネレータについてメＪＩ８−Ｃ−６２
２６を用いて説明する。
ＪＩＳ−Ｃ−６２２６において、漢字文字コードは第１
バイト７ビツト（区）、第２ノくイト７ピツト（幻で表
わさｎている。しかし、この１４ビツトによって表わせ
るすべての漢字文字コード数は第１ ／（イト１２８区
、第２バイト１２８点の１２８Ｘ１２Ｂ＝２”＝１６３
８４文字であるが、ＪＩＳ−Ｃ−６２２６において定義
さ几ている文字は７６区×９４点＝７１４４文字だけで
必シ、残りの９２４０文字は定義さ扛てなく全番地にな
っている。
バイト７ビツト（区）、第２ノくイト７ピツト（幻で表
わさｎている。しかし、この１４ビツトによって表わせ
るすべての漢字文字コード数は第１ ／（イト１２８区
、第２バイト１２８点の１２８Ｘ１２Ｂ＝２”＝１６３
８４文字であるが、ＪＩＳ−Ｃ−６２２６において定義
さ几ている文字は７６区×９４点＝７１４４文字だけで
必シ、残りの９２４０文字は定義さ扛てなく全番地にな
っている。
第１図はＪＩＳ−Ｃ−６２２６の漢字コード座標を説明
する図である。
する図である。
第１図において、ｌはＪＩＳ−Ｃ−６２２６の漢字文字
コード表にない領域、２は漢字文字コード表にあり文字
が定義さ庇ている文字領域、３は漢字文字コード表には
あるが文字が定義さ几ていない領域でおる。
コード表にない領域、２は漢字文字コード表にあり文字
が定義さ庇ている文字領域、３は漢字文字コード表には
あるが文字が定義さ几ていない領域でおる。
ＪＩＳ−Ｃ−６２２６用の倶字用キャラクタジェネレー
タを、入力アドレス信号数すべての組甘せを持つ従来の
ｌ（ＯＭで実現した場合、入力アドレス信号数が多く、
全番地が多くなるので、全番地を有効に使用するために
漢字文字群を分割する方式が採用さｎている。この方式
を採用するとＪＩＳ−Ｃ−６２２６の漢字文字コードの
直接入力が不可能になる。そこでＪ １８−Ｃ−６２２
６の漢字文字コードが直接入手可能なだけ入力アドレス
信号を持ちかつＪＩＳ−Ｃ−６２２６で定義さ扛、た番
地だけの記憶容量を持つｉ（、ＯＭが要求さルる。そう
した場合、第１図に示さ扛た１、３の領域すなわち几Ｕ
Ｍの内部で選択さルない番地が入力さ扛るとデータ出力
は１０′、１１”のいず庇かが出力さＩＬるだけである
。つま先文字にならない信号が出力さｎるだけである。
タを、入力アドレス信号数すべての組甘せを持つ従来の
ｌ（ＯＭで実現した場合、入力アドレス信号数が多く、
全番地が多くなるので、全番地を有効に使用するために
漢字文字群を分割する方式が採用さｎている。この方式
を採用するとＪＩＳ−Ｃ−６２２６の漢字文字コードの
直接入力が不可能になる。そこでＪ １８−Ｃ−６２２
６の漢字文字コードが直接入手可能なだけ入力アドレス
信号を持ちかつＪＩＳ−Ｃ−６２２６で定義さ扛、た番
地だけの記憶容量を持つｉ（、ＯＭが要求さルる。そう
した場合、第１図に示さ扛た１、３の領域すなわち几Ｕ
Ｍの内部で選択さルない番地が入力さ扛るとデータ出力
は１０′、１１”のいず庇かが出力さＩＬるだけである
。つま先文字にならない信号が出力さｎるだけである。
第２図は従来の半導体記憶装置の一例のブロック図であ
る。
る。
アドレス入力回路７には、漢字文字の長さを表わすトッ
ドラインアドレス信号４．ＪＩＳ−Ｃ−６２２６の漢字
文字コードで第１及び第２ノ（イトをそ几ぞｒ′Ｌ表わ
すアドレス信号５，６が入力さ几る。
ドラインアドレス信号４．ＪＩＳ−Ｃ−６２２６の漢字
文字コードで第１及び第２ノ（イトをそ几ぞｒ′Ｌ表わ
すアドレス信号５，６が入力さ几る。
Ｙ及びＸデコーダ８，９は各々に入力さするアドレス４
ざ号ｆｔ解読し、そルぞｒｔＹセレクタ１１及び几０Ｍ
１２に送９、センスアンプを含む出力回路１０から出力
端Ｏ６，０□、・・・・・・０１１−１，００ヘデータ
を出力する。
ざ号ｆｔ解読し、そルぞｒｔＹセレクタ１１及び几０Ｍ
１２に送９、センスアンプを含む出力回路１０から出力
端Ｏ６，０□、・・・・・・０１１−１，００ヘデータ
を出力する。
この記憶装置に一一いて、ＪＩ８−Ｃ−６２２６で文字
が定義さ扛ていない領域ｌ、３０番地を指定するアドレ
ス入力信号が入力さ扛ても几ＯＭＩ ２の内部では選択
さルない番地であるので出力端子００〜Ｏｏから出力さ
几るデータは０″、″″ｌ＃のいず几かが出力さ■るだ
けで、文字にならないデータが出力さする。
が定義さ扛ていない領域ｌ、３０番地を指定するアドレ
ス入力信号が入力さ扛ても几ＯＭＩ ２の内部では選択
さルない番地であるので出力端子００〜Ｏｏから出力さ
几るデータは０″、″″ｌ＃のいず几かが出力さ■るだ
けで、文字にならないデータが出力さする。
このように、従来のＪＩＳ−Ｃ−６２２６に準拠した几
（ＪＭを有する半導体記憶装置においては、全番地の有
効利用ができないという欠点があった。
（ＪＭを有する半導体記憶装置においては、全番地の有
効利用ができないという欠点があった。
本発明の目的は、上記欠点を除去し、ＪＩＳ−Ｃ−６２
２６に準拠した領域を有するＩＬ ＯＭを備えた半導体
記憶装置において全番地を有効利用できるようにした半
導体記憶装置を提供することにある。
２６に準拠した領域を有するＩＬ ＯＭを備えた半導体
記憶装置において全番地を有効利用できるようにした半
導体記憶装置を提供することにある。
本発明の半導体記憶装置は、内部記憶素子と、該内部記
憶素子を選択することができる実効アドレス番地数が入
力さｎているアトシス信号数のすべての組付せ番地数よ
りも少ないアドレス信号を入力するアドレス入力回路と
、前記実効アドレス番地以外のアドレス番地が人力され
たことを検出する空番地検出回路と、該空番地検出回路
からの全番地検出結果信号の入力により外部［全番地が
入力さＡたことを知りせる信号とＩＩＩＩＪｆ卸１Ｊ号
を出力する全番地検出出力回路と 該制御信号の入力に
より出力端子が０”、′ｌ＃ あるいは商インビーダン
スのいず几か一つのレベルに固定する出力回路と、前記
空番地検小出力回路に接続し外部に全番地が入力さ肛た
ことを知らせる全番地検出結果出力端子とを含んで溝成
さｎる。
憶素子を選択することができる実効アドレス番地数が入
力さｎているアトシス信号数のすべての組付せ番地数よ
りも少ないアドレス信号を入力するアドレス入力回路と
、前記実効アドレス番地以外のアドレス番地が人力され
たことを検出する空番地検出回路と、該空番地検出回路
からの全番地検出結果信号の入力により外部［全番地が
入力さＡたことを知りせる信号とＩＩＩＩＪｆ卸１Ｊ号
を出力する全番地検出出力回路と 該制御信号の入力に
より出力端子が０”、′ｌ＃ あるいは商インビーダン
スのいず几か一つのレベルに固定する出力回路と、前記
空番地検小出力回路に接続し外部に全番地が入力さ肛た
ことを知らせる全番地検出結果出力端子とを含んで溝成
さｎる。
次に５本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例のブロック図である。
この実施例は、内部記憶素子としてのＲＯＭ１２と、こ
の几ＵＭ１２を選択することができる実効アドレス番地
数が入力さルているアドレス信号数のすべての組合せ番
地数よりも少ないアドレス信号を入力するアドレス入力
回路７と、前記実効アドレス番地以外のアドレス番地が
入力さルたことを検出する空番地検出回路１３と、この
空番地検出回路１３からの全番地検出結果信号１５の入
力により外部に全番地が人力さびたことを知らせる信号
と制御信号１６を出力する空番地検小出力回路１４と、
制御信号１６の入力によシ出力端子Ｏｏ。
の几ＵＭ１２を選択することができる実効アドレス番地
数が入力さルているアドレス信号数のすべての組合せ番
地数よりも少ないアドレス信号を入力するアドレス入力
回路７と、前記実効アドレス番地以外のアドレス番地が
入力さルたことを検出する空番地検出回路１３と、この
空番地検出回路１３からの全番地検出結果信号１５の入
力により外部に全番地が人力さびたことを知らせる信号
と制御信号１６を出力する空番地検小出力回路１４と、
制御信号１６の入力によシ出力端子Ｏｏ。
０□・・−・ｏｎ、、 ｏｎが′Ｏ”、＠１腰あるいは
高インピーダンスのいす■か一つのレベルに固定する出
力回路１０と、空番地検小出力回路１４に接続し外部に
全番地が人力さｎたことを知らせる全番地検出結果出力
端子ＥＸＴとを含んで構成さ几る。
高インピーダンスのいす■か一つのレベルに固定する出
力回路１０と、空番地検小出力回路１４に接続し外部に
全番地が人力さｎたことを知らせる全番地検出結果出力
端子ＥＸＴとを含んで構成さ几る。
つまシ、第１図に示した領域１．３の番地が入力さ扛た
場合、空番地検出回路１３がら全番地検出結果信号１５
が出力さル、この信号１５により空番地検小出力回路１
４は制御信号１６′（ｌｌ−出力して出力回路ｌＯを制
御し、出力端子０．〜Ｏｎ番″″０ ’、 ＠ｌ”るる
いは高インピーダンスのいずｎか一つのレベルに固定す
る。この出力端子のレベルの固定により領域１．３から
データが読出さ几て出力嘔ルることかない。このと＠、
半導体記憶装置はＪＩＳ−Ｃ−６２２６によシ定義さル
るｌ（ＯＭとして動作する。空番地検出回路１３が全番
地を検出しないときは几０Ｍ１２め内存が出力さ扛る。
場合、空番地検出回路１３がら全番地検出結果信号１５
が出力さル、この信号１５により空番地検小出力回路１
４は制御信号１６′（ｌｌ−出力して出力回路ｌＯを制
御し、出力端子０．〜Ｏｎ番″″０ ’、 ＠ｌ”るる
いは高インピーダンスのいずｎか一つのレベルに固定す
る。この出力端子のレベルの固定により領域１．３から
データが読出さ几て出力嘔ルることかない。このと＠、
半導体記憶装置はＪＩＳ−Ｃ−６２２６によシ定義さル
るｌ（ＯＭとして動作する。空番地検出回路１３が全番
地を検出しないときは几０Ｍ１２め内存が出力さ扛る。
次に、本発明の半導体記憶装置の応用例について説明す
る。
る。
第４図は本発明の応用例のブロック図である。
ｍ４図において、１７は本発明の半導体記憶装置で、空
番地検出結果出カ端子ＥＸＴｔ−有する。
番地検出結果出カ端子ＥＸＴｔ−有する。
１８は外部半導体記憶装置でチップレレクト端子Ｃ３−
ｉ有する。１９はドツトアドレスを含む漢字コードアド
レス信号バス、２０はデータバスである。
ｉ有する。１９はドツトアドレスを含む漢字コードアド
レス信号バス、２０はデータバスである。
今、記憶装置１７にＲＯＭの全番地でない番地を指定す
るアドレス１６号がバス１９から入力さルると、全番地
検出結果出力端子ＥＸＴにデータが出なく、記憶装置１
７は選択状態になシ、出力端子からデータバス２０にデ
ータが出方さ牡る。このとき外部記憶装置１８は非選択
状態であハ出力端子は高インピーダンスである。
るアドレス１６号がバス１９から入力さルると、全番地
検出結果出力端子ＥＸＴにデータが出なく、記憶装置１
７は選択状態になシ、出力端子からデータバス２０にデ
ータが出方さ牡る。このとき外部記憶装置１８は非選択
状態であハ出力端子は高インピーダンスである。
逆に、ＲＯＭの全番地を指定するアドレス信号が入力さ
扛ると全番地検出結果出力端子ＥＸＴにデータが出力さ
几、そルが外部記憶装置１８のテラグセレフト端子Ｃ８
に入力さルて外部記憶装置１８が選択状態になり外部記
憶装置１８の出力端子からデータバス２０ヘデータが出
力さ肛る。この時記憶装置１７は全番地が入力さ庇た為
、空番地検出回路が動作しているので出力は高インピー
ダンスになっておりデータバス２０でのデータの重なり
はない。
扛ると全番地検出結果出力端子ＥＸＴにデータが出力さ
几、そルが外部記憶装置１８のテラグセレフト端子Ｃ８
に入力さルて外部記憶装置１８が選択状態になり外部記
憶装置１８の出力端子からデータバス２０ヘデータが出
力さ肛る。この時記憶装置１７は全番地が入力さ庇た為
、空番地検出回路が動作しているので出力は高インピー
ダンスになっておりデータバス２０でのデータの重なり
はない。
以上詳細に説明した様に本発明によルば、ＪＩＳ−Ｃ−
６２２６の漢字コードが面接人力出来、かつ全番地が入
力さ扛た場せ外部記憶装置が容易に選択される事が可能
になシ、全番地を有効利用できる半導体記憶装置が得ら
扛る。
６２２６の漢字コードが面接人力出来、かつ全番地が入
力さ扛た場せ外部記憶装置が容易に選択される事が可能
になシ、全番地を有効利用できる半導体記憶装置が得ら
扛る。
第１図はＪＩＳ−Ｃ−６２２６の漢字コード座標を説明
する図、第２図は従来の半導体記憶装置の一例のブロッ
ク図、第３図は本発明の一実施例のブロック図、第４図
は本発明の応用例のブロック図である。 ｌ・・・・・・ＪＩＳ漢字文字コード表にない領域、２
・・・・・・ＪＩＳ漢字文字コード表にあり文字が定義
さルている文字領域、３・・・・・・Ｊ１８６字又字ニ
ード表にあるか文字が定義さ扛ていない領域、４・・・
・・・ドツトラインアドレス信号、５・・・・・・、ｒ
ｉｓ漢−ｆ−文字コード第１バイトを表わすアドレス信
号、６・・・・・・ＪＩＳ漢字文字コード第２バイトを
表わすアドレス信号、７・・・・・・アドレス入力回路
、８・・・・・・Ｙデコーダ、９・・・・−・Ｘデコー
ダ、１０・・・・・・出力回路、１１・・・・・・Ｙセ
レクタ、１２・・・・・・ＲＯＭ％ １３・・・・・・
空番地検出回路、１４・・・・・・空番地検小出力回路
、１５・・・・・・空番地検出結果信号、１６・・・・
・・制御信号、１７・・・・−・本発明の半導体記憶装
置、１８・・・・・・外部記憶装置、１９・・・・・・
漢字文字コードアドレス信号パス、２０・・・・・・デ
ータバス、Ｃ８・・・・・・チップセレクト端子、ＥＸ
Ｔ・・・・・・空番地検出結果出力端子、Ｏｏ〜Ｏｎ・
・・・・・出力端子。 代理人 弁理士 内 原 晋＜Ｈ”：’、、、ｒ、、、
’：：：；’、（＞）華１図 字４図 ≠Ｚ 口
する図、第２図は従来の半導体記憶装置の一例のブロッ
ク図、第３図は本発明の一実施例のブロック図、第４図
は本発明の応用例のブロック図である。 ｌ・・・・・・ＪＩＳ漢字文字コード表にない領域、２
・・・・・・ＪＩＳ漢字文字コード表にあり文字が定義
さルている文字領域、３・・・・・・Ｊ１８６字又字ニ
ード表にあるか文字が定義さ扛ていない領域、４・・・
・・・ドツトラインアドレス信号、５・・・・・・、ｒ
ｉｓ漢−ｆ−文字コード第１バイトを表わすアドレス信
号、６・・・・・・ＪＩＳ漢字文字コード第２バイトを
表わすアドレス信号、７・・・・・・アドレス入力回路
、８・・・・・・Ｙデコーダ、９・・・・−・Ｘデコー
ダ、１０・・・・・・出力回路、１１・・・・・・Ｙセ
レクタ、１２・・・・・・ＲＯＭ％ １３・・・・・・
空番地検出回路、１４・・・・・・空番地検小出力回路
、１５・・・・・・空番地検出結果信号、１６・・・・
・・制御信号、１７・・・・−・本発明の半導体記憶装
置、１８・・・・・・外部記憶装置、１９・・・・・・
漢字文字コードアドレス信号パス、２０・・・・・・デ
ータバス、Ｃ８・・・・・・チップセレクト端子、ＥＸ
Ｔ・・・・・・空番地検出結果出力端子、Ｏｏ〜Ｏｎ・
・・・・・出力端子。 代理人 弁理士 内 原 晋＜Ｈ”：’、、、ｒ、、、
’：：：；’、（＞）華１図 字４図 ≠Ｚ 口
Claims (1)
- 内部記憶素子と、該内部記憶素子を選択することができ
る実効アドレス番地数が入力さルているアドレス信号数
のすべての組合せ番地数よりも少ないアドレス信号を人
力するアドレス入力回路と、前記実効アドレス番地以外
のアドレス番地が入力さルたことを検出する空番地検出
回路と、該空番地検出回路からの空番地検出結果信号の
入力により外部に空番地が入力さ几たことを知らせる信
号と制御信号を出力する空番地検出回路と、該制御信号
の入力により出力端子が“Ｏ”、 ” ｌ ’＃るいハ
高インピーダンスのいスルか一つのレベルに固定する出
力回路と、前記空番地検小出力回路に接続し外部に空番
地が入力さ扛たことを知らせる空番地検出結果出力端子
とを含むことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223715A JPS60115098A (ja) | 1983-11-28 | 1983-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223715A JPS60115098A (ja) | 1983-11-28 | 1983-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60115098A true JPS60115098A (ja) | 1985-06-21 |
| JPS645397B2 JPS645397B2 (ja) | 1989-01-30 |
Family
ID=16802531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223715A Granted JPS60115098A (ja) | 1983-11-28 | 1983-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60115098A (ja) |
-
1983
- 1983-11-28 JP JP58223715A patent/JPS60115098A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS645397B2 (ja) | 1989-01-30 |
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