JPS60111471A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPS60111471A JPS60111471A JP21904883A JP21904883A JPS60111471A JP S60111471 A JPS60111471 A JP S60111471A JP 21904883 A JP21904883 A JP 21904883A JP 21904883 A JP21904883 A JP 21904883A JP S60111471 A JPS60111471 A JP S60111471A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon layer
- layer
- direct contact
- oxide film
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 4
- 230000010354 integration Effects 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 3
- 239000012466 permeate Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
コノ発明は、シリコンゲート構造を有するＭＯ８型半導
体装置に関するもので、特にそのポリシリコン層とシリ
コン基板とのコンタクトニ係るものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an MO8 type semiconductor device having a silicon gate structure, and particularly to contact between its polysilicon layer and a silicon substrate.
従来、この種の半導体装置は、例えば第１図に示すよう
に構成されている。図において、１１はシリコン基板で
、このシリコン基板１１の一表面領域内には、ＭＯＳト
ランジスタのソース、ドレイン領域となる拡散層１２．
．１２゜が形成される。上記拡散層１２１．１２２間の
シリコン基板１１上および拡散配線となるべき領域のシ
リコン基板１１上には、約７００Ｘの薄い酸化膜１３が
形成され、シリコン基板１１の他の領域における表面上
には約１μｍの厚い酸化膜（フィールド酸化膜）１４が
選択的に形成される。ここで、ＭＯＳトランジスタのチ
ャネル領域には予め不純物がイオン注入され、しきい値
電圧ＶＴＨが制御される。上記半導体基体の素子形成領
域全面には、約４０００Ｘの厚さを有するポリシリコン
層が被着形成される。そして、上記ポリシリコン層を配
線およびＭＯＳ ）ランリスタのダート電極として用い
るため、上記ポリシリコン層を形成した半導体基体をｐ
ａｃｔ、雰囲気中に数分間さらしてリンをポリシリコン
層上に付着（デポ）させた後、熱処理を行なって所望の
抵抗値を得る。次に、上記ポリシリコン層にフォトエツ
チングプロセス（ＰＥＰ ）によシ選択的にエツチング
を施し、ＭＯＳトランジスタのダート電極およびｌリシ
リコン配線１６を得る。Conventionally, this type of semiconductor device has been configured as shown in FIG. 1, for example. In the figure, 11 is a silicon substrate, and within one surface region of this silicon substrate 11 is a diffusion layer 12. which becomes the source and drain regions of the MOS transistor.
．． 12° is formed. A thin oxide film 13 of approximately 700× is formed on the silicon substrate 11 between the diffusion layers 121 and 122 and on the silicon substrate 11 in the region to become the diffusion wiring, and on the surface of the other regions of the silicon substrate 11. A thick oxide film (field oxide film) 14 of approximately 1 μm is selectively formed. Here, impurity ions are implanted in advance into the channel region of the MOS transistor, and the threshold voltage VTH is controlled. A polysilicon layer having a thickness of approximately 4000× is deposited over the entire element formation region of the semiconductor substrate. Then, in order to use the polysilicon layer as a wiring and a dirt electrode of a MOS (MOS) run lister, the semiconductor substrate on which the polysilicon layer is formed is
act, phosphorus is deposited on the polysilicon layer by exposing it to an atmosphere for several minutes, and then a heat treatment is performed to obtain a desired resistance value. Next, the polysilicon layer is selectively etched by a photoetching process (PEP) to obtain a dirt electrode of a MOS transistor and a silicon wiring 16.
上記ポリシリコン配線１６は、第１図の破線で囲んだ領
域（ダイレクトコンタクト部）Ａにおいて、シリコン基
板１１および拡散層１２２の一部の表面に直接接触した
状態で形成される。The polysilicon wiring 16 is formed in a region (direct contact portion) A surrounded by a broken line in FIG. 1 in a state in which it is in direct contact with the surface of a portion of the silicon substrate 11 and the diffusion layer 122.
上記のようにして形成された半導体基体上には、絶縁層
１７が被覆形成され、コンタクト部１３ａに開孔（コン
タクトホール）が形成された後、アルミ配線１８が選択
的に施される。An insulating layer 17 is formed to cover the semiconductor substrate formed as described above, and after apertures (contact holes) are formed in contact portions 13a, aluminum interconnections 18 are selectively formed.
ところで、上記半導体装置の製造工程におけるポリシリ
コン層へのリンのデポの際、リンがポリシリコン層（ポ
リシリコン配線）１６を介してダイレクトコンタクト部
Ａのシリコン基板１１表面に到達し、その後流される高
温で長時間の熱工程（温度：１０００℃、時間：数十分
〜画数十分）において、リンがシリコン基板１１中に深
く浸透する（これを第１図の拡散領域１９として示す）
。この拡散領域１９の拡散深さＸｊは２μｍ以上にも達
し、横方向の拡散深さＸｊも２μｍ弱となる。ダイレク
トコンタクト部Ａから伸びた上記リンの拡散領域１９が
ＭＯＳ ）ランリスタのダート下まで伸びると、このＭ
ＯＳトランジスタの特性を低下させるため、ダイレクト
コンタクト部ＡとＭＯＳ ）ランリスタとは拡散領域１
９の影響がない距離以上離間して形成する必要がある。By the way, when phosphorus is deposited onto the polysilicon layer in the manufacturing process of the semiconductor device, the phosphorus reaches the surface of the silicon substrate 11 in the direct contact area A through the polysilicon layer (polysilicon wiring) 16 and is then washed away. During a long-time thermal process at high temperature (temperature: 1000° C., time: several tens of minutes to several tens of minutes), phosphorus penetrates deeply into the silicon substrate 11 (this is shown as the diffusion region 19 in FIG. 1).
. The diffusion depth Xj of this diffusion region 19 reaches 2 μm or more, and the lateral diffusion depth Xj also becomes a little less than 2 μm. When the phosphorus diffusion region 19 extending from the direct contact part A extends to the bottom of the dirt of the MOS) run lister, this M
In order to reduce the characteristics of the OS transistor, the direct contact part A and the MOS
It is necessary to form them at least a distance apart from each other so as not to be affected by the influence of 9.
このため現在、ＰＥＰあるいはエツチング技術の進歩に
よシ素子の微細化が可能であるにもかかわらず、ダイレ
クトコンタクトが隣接している領域では一律にパターン
を縮小することができず、特性を低下させることなく高
集積化することが困難であった。For this reason, even though it is currently possible to miniaturize silicon elements through advances in PEP or etching technology, it is not possible to uniformly reduce the pattern in areas where direct contacts are adjacent, resulting in deterioration of characteristics. It was difficult to achieve high integration without
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ダイレクトコンタクト部を有
する半導体装置において素子の特性を低下させることな
く高集積化が可能な半導体装置を提供することである。This invention was made in view of the above circumstances,
The purpose is to provide a semiconductor device having a direct contact portion that can be highly integrated without deteriorating the characteristics of the device.
スナワチ、この発明においては、シリコンダート構造を
有する半導体装置において、半導体基体中に形成される
不純物拡散領域と、この拡散領域が形成された半導体基
体に被着形成される第１ポリシリコン層と、この第１ポ
リシリコン層上に積層形成され砒素がドープされた第２
ポリシリコン層とによってダイレクトコンタクト部を形
成したもので、上記第２ポリシリコン層にドープされた
砒素を、半導体基体中に形成される拡散領域の不純物拡
散を行なうための熱処理工程において、上記第１ポリシ
リコン層へ拡散せしめるものである。In this invention, in a semiconductor device having a silicon dirt structure, an impurity diffusion region formed in a semiconductor substrate, a first polysilicon layer deposited on the semiconductor substrate in which this diffusion region is formed, A second polysilicon layer doped with arsenic is formed on the first polysilicon layer.
A direct contact portion is formed with the polysilicon layer, and the arsenic doped in the second polysilicon layer is used in the heat treatment step for diffusing impurities in the diffusion region formed in the semiconductor substrate. It diffuses into the polysilicon layer.
以下、この発明の一実施例について図面を参照して説明
する。第２図（ａ）〜第２図（ｄ）はそれぞれＮチャネ
ル型ＭＯＳ、）ランリスタの製造工程をその一例として
示している。まず、（ａ）図に示すように、Ｐ型のシリ
コン基板２１上の拡散層およびＭＯＳ ）ランジスタ形
成予定領域上に選択的５−
に８１３Ｎ４２２をデポし、この８１３Ｎ４２２をマス
クにしてシリコン基板２１の表面を酸化し、約１μｍの
フィールド酸化膜２３を形成する。その後、５１３Ｎ４
２２をケミカルドライエツチングによって除去し、高温
の酸化雰囲気中にさらして約７００Ｘの薄いダート酸化
膜２４を形成する。An embodiment of the present invention will be described below with reference to the drawings. FIGS. 2(a) to 2(d) respectively show an example of the manufacturing process of an N-channel type MOS and a run lister. First, as shown in FIG. The surface is oxidized to form a field oxide film 23 of about 1 μm. After that, 513N4
22 is removed by chemical dry etching and exposed to a high temperature oxidizing atmosphere to form a thin dart oxide film 24 of about 700X.
この時、必要に応じてＥタイプおよびＤタイプ用のマス
クを用いてＭＯＳ ）ランリスタのチャネル領域に不純
物のイオン注入を行なう。At this time, impurity ions are implanted into the channel region of the MOS (MOS) run lister using masks for E type and D type as required.
次に、（ｂ）図に示すように、ダイレクトコンタクト部
Ａの薄い酸化膜２４を選択的に除去した後、ダート酸化
膜２４上およびフィールド酸化膜２３上に約４０００Ｘ
の厚さを有する第１ポリシリコン層（アンド−ブトポリ
シリコン）２５を形成し、とのプリシリコン層２５上に
約４００Ｘの厚さを有するＡＤＳ（Ａｓドープドポリシ
リコン）層（第２ポリシリコン層）２６を積層形成する
。上記積層形成したポリシリコン層２５およびＡＤＳ層
２層上６配線として使用されるため所定の抵抗値を有す
るように、ＡＤＳ層２層中６中６−
含まれる不純物の濃度および層厚を設定する。Next, as shown in the figure (b), after selectively removing the thin oxide film 24 of the direct contact area A, approximately 4000×
A first polysilicon layer (and-button polysilicon) 25 having a thickness of A silicon layer 26 is laminated. Since the polysilicon layer 25 formed as a laminated layer is used as the 6 wiring on the 2nd ADS layer, the concentration and layer thickness of the impurity contained in the 6th layer of the 6th layer of the 2nd ADS layer are set so that it has a predetermined resistance value. .
ここでは、Ａｓの不純物濃度を１０２１ｃｍ−’、ＡＤ
Ｓ層２６の厚さを約４００Ｘに設定することによシ、約
３０Ω／口のシート抵抗値を得ている。また、更に低い
抵抗値に設定する必要がある場合には、ポリシリコン層
２５上にＡＤＳ層２６を形成後、高温の酸化雰囲気中に
てドライブ拡散を行なうとともに、このＡＤＳ層２６の
表面に形成された酸化膜を除去し、この上に更にＡＤＳ
層を積層形成すると良い。あるいは、アンド−ブトポリ
シリコン層２５中に予めイオンインプランテーションに
よシネ細物を注入し、この後、ＡＤＳ層２６を積層形成
しても抵抗値を下げることができる。次に、上記のよう
に形成した半導体基体上にフォトレジストを塗布し、Ｐ
ＥＰにより上記積層膜をパターニングして選択的に除去
する。Here, the impurity concentration of As is 1021 cm-', AD
By setting the thickness of the S layer 26 to about 400X, a sheet resistance value of about 30Ω/hole is obtained. If it is necessary to set an even lower resistance value, after forming the ADS layer 26 on the polysilicon layer 25, drive diffusion is performed in a high temperature oxidizing atmosphere, and at the same time, the ADS layer 26 is formed on the surface of the ADS layer 26. The oxidized film is removed, and ADS is further applied on top of this.
It is preferable to form layers in a laminated manner. Alternatively, the resistance value can be lowered by injecting a thin film into the undoubted polysilicon layer 25 in advance by ion implantation, and then forming the ADS layer 26 in a laminated manner. Next, a photoresist is applied on the semiconductor substrate formed as described above, and P
The laminated film is patterned and selectively removed by EP.
次に、（Ｃ）図に示すように、上記ポリシリコン層２５
とＡＤＳ層２６との積層膜をマスクにして薄い酸化膜２
４にエツチングを施して選択的に除去し、シリコン基板
１１中にＡ８をイオン注入して炉型の不純物拡散領域２
７１，２７２を形成する。上記拡散領域２７１ ｒ ２
７．２はＭＯＳ トランジスタのドレイン、ンースおよ
び拡散配線となる。このとき、ダイレクトコンタクト部
Ａのポリシリコン層２５下には、その層２５からＡｓが
拡散されＮ＋型不純物領域２８が形成される。Next, as shown in Figure (C), the polysilicon layer 25
A thin oxide film 2 is formed using the laminated film of the and ADS layer 26 as a mask.
4 is etched and selectively removed, and A8 is ion-implanted into the silicon substrate 11 to form a furnace-type impurity diffusion region 2.
71,272 is formed. The above diffusion region 271 r 2
7.2 is the drain, source, and diffusion wiring of the MOS transistor. At this time, under the polysilicon layer 25 of the direct contact portion A, As is diffused from the polysilicon layer 25 to form an N+ type impurity region 28.
上記ソースとして働く拡散領域２７！は、ダイレクトコ
ンタクト部Ａのポリシリコン層２５下の領域２８と一部
重畳形成され、ポリシリコン層２５とＡＤＳ層２６との
積層膜と電気的に接続される。なお、拡散領域２７１，
２７．の形成時における熱工程において、ＡＤＳ層２６
０Ａ８がポリシリコン層２５内および半導体基体内に拡
散されるが、Ａｓは拡散係数が小さいため、半導体基体
内に達するまで深く浸透して拡散されることはない。Diffusion region 27 serving as the source! is formed to partially overlap the region 28 under the polysilicon layer 25 of the direct contact portion A, and is electrically connected to the laminated film of the polysilicon layer 25 and the ADS layer 26 . Note that the diffusion region 271,
27. In the thermal process during the formation of the ADS layer 26
0A8 is diffused into the polysilicon layer 25 and the semiconductor substrate, but since As has a small diffusion coefficient, As does not penetrate deeply into the semiconductor substrate and is not diffused.
次に、（ｄ）図に示すように、上記半導体基体上に絶縁
層２９を形成し、ＰＥＰを用いてコンタクトホール３０
を形成した後、アルミ配線３１を選択的に形成する。Next, as shown in Figure (d), an insulating layer 29 is formed on the semiconductor substrate, and a contact hole 30 is
After forming, aluminum wiring 31 is selectively formed.
このような構成によれば、ダイレクトコンタクト部に不
純物が拡散されてＭＯＳ）ランリスタ等の周辺に形成さ
れた素子に影響を与えることはないので、ダイレクトコ
ンタクト部とその周辺の素子との間隔をＰＥＰあるいは
エツチングで形成できる限界の距離まで微細化できる。According to such a configuration, the impurity is diffused into the direct contact part and does not affect the elements formed around the MOS (MOS) run lister, etc., so the distance between the direct contact part and the surrounding elements is reduced by PEP. Alternatively, it can be made finer to the limit distance that can be formed by etching.
従って、他の領域と同様に、パターンを一率に縮小して
高集積化を図れる。Therefore, similarly to other areas, it is possible to uniformly reduce the pattern and achieve high integration.
以上説明したようにこの発明によれば、ダイレクトコン
タクト部を有する半導体装置において、素子の特性を低
下させることなく高集積化が可能な半導体装置が得られ
る。As described above, according to the present invention, it is possible to obtain a semiconductor device having a direct contact portion that can be highly integrated without deteriorating the characteristics of the device.
第１図は従来の半導体装置を説明するための断面構成図
、第２図はこの発明の一実施例に係る半導体装置の製造
工程を説明するための断面構成図である。
２１・・・シリコン基板、２５・・・ポリシリコン層（
第１ポリシリコン層）、２６・・・ＡＤＳ層（第２９−
ポリシリコン層）、２７１．２７２・・・不純物拡散層
、Ａ・・・ダイレクトコンタクト部。
出願人代理人 弁理士 鈴 江 武 彦 。
１０−FIG. 1 is a cross-sectional configuration diagram for explaining a conventional semiconductor device, and FIG. 2 is a cross-sectional configuration diagram for explaining the manufacturing process of a semiconductor device according to an embodiment of the present invention. 21... Silicon substrate, 25... Polysilicon layer (
1st polysilicon layer), 26... ADS layer (29th polysilicon layer), 271.272... impurity diffusion layer, A... direct contact part. Applicant's agent: Takehiko Suzue, patent attorney. 10-
Claims (1)
体基体中に形成される不純物拡散領域と、この拡散領域
に被着形成される第１ポリシリコン層と、この第１ポリ
シリコン層上に積層形成され砒素がドープされた第２ポ
リシリコン層とから成るダイレクトコンタクト部を具備
したことを特徴とする半導体装置。In a semiconductor device having a silicon gate structure, an impurity diffusion region formed in a semiconductor substrate, a first polysilicon layer deposited on the diffusion region, and an arsenic layer laminated on the first polysilicon layer are formed. 1. A semiconductor device comprising a direct contact portion comprising a second doped polysilicon layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21904883A JPS60111471A (en) | 1983-11-21 | 1983-11-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21904883A JPS60111471A (en) | 1983-11-21 | 1983-11-21 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60111471A true JPS60111471A (en) | 1985-06-17 |
Family
ID=16729439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21904883A Pending JPS60111471A (en) | 1983-11-21 | 1983-11-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111471A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412237A (en) * | 1992-03-12 | 1995-05-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved element isolation and operation rate |
-
1983
- 1983-11-21 JP JP21904883A patent/JPS60111471A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412237A (en) * | 1992-03-12 | 1995-05-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved element isolation and operation rate |
| US5652168A (en) * | 1992-03-12 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Method of forming a semiconductor device having a capacitor with improved element isolation and operation rate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0834259B2 (en) | Method of manufacturing monolithic integrated circuit having one or more bipolar transistors | |
| JP2823572B2 (en) | Manufacturing method of integrated circuit | |
| JP2619340B2 (en) | High voltage transistor structure of semiconductor device and method of manufacturing the same | |
| JPS61145868A (en) | Manufacture of semiconductor device | |
| JPS60111471A (en) | Semiconductor device | |
| JPS61182267A (en) | Manufacture of semiconductor device | |
| JPH07321212A (en) | Forming method for channel stop diffusion layer | |
| JPS5817655A (en) | Manufacture of semiconductor device | |
| JP2594121B2 (en) | Method for manufacturing semiconductor device | |
| JP2892415B2 (en) | Method for manufacturing semiconductor device | |
| JP2695812B2 (en) | Semiconductor device | |
| JPH0582734A (en) | Manufacture of mos semiconductor device | |
| JPS6316672A (en) | Manufacture of semiconductor element | |
| JP3147374B2 (en) | Semiconductor device | |
| JP2727576B2 (en) | Method for manufacturing semiconductor device | |
| JPH03263871A (en) | Semiconductor device | |
| JP2572843B2 (en) | Method for manufacturing semiconductor device | |
| JP3253992B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0214788B2 (en) | ||
| JP2656159B2 (en) | Thin film transistor and method of manufacturing the same | |
| JPH04338650A (en) | Semiconductor device and manufacture thereof | |
| JPS61166154A (en) | Manufacture of mis type semiconductor device | |
| JPH01181557A (en) | Manufacture of semiconductor device | |
| JPH08250445A (en) | Manufacture of semiconductor device | |
| JPH065679B2 (en) | Method for manufacturing MOS semiconductor device |