JPS6316672A - Manufacture of semiconductor element - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子の製造方法に係り、詳しくは、Ｍ
ＯＳＦＥＴのＬ［ｌ［ｌ構造（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method for manufacturing a semiconductor device, and in detail,
OSFET L[l[l structure (Lightly Dop
ed drain).
（従来の技術）
従来のＭＯＳＦＥＴのＬ［ｌＤ槽構造製造方法を第２図
及び第３図を用いて説明する。(Prior Art) A method for manufacturing a conventional MOSFET L [lD tank structure] will be described with reference to FIGS. 2 and 3.
まず、従来の第１のＬＤＤ構造を有するＭＯＳＦＥＴの
製造方法について、第２図を参照しながら説明すると、
まず、第２図（ａ）に示されるように、シリコン基板１
１のトランジスタ形成領域にゲート酸化膜１２、ゲート
電極１３を公知のホトリソエツチング技術によりパター
ニングし、このゲート電極１３をマスクとして、イオン
打ち込みを行うことにより、Ｎ−領域１４を形成する。First, a method for manufacturing a MOSFET having the first conventional LDD structure will be explained with reference to FIG.
First, as shown in FIG. 2(a), a silicon substrate 1
A gate oxide film 12 and a gate electrode 13 are patterned in one transistor formation region by a known photolithography technique, and ions are implanted using the gate electrode 13 as a mask to form an N- region 14.
しかる後、第２図（ｂ）に示されるように、サイドウオ
ール１５を形成し、再びイオン打ち込みを行うことによ
り、Ｎ″領域１６を形成し、アニールを行うことにより
、Ｎ−ｅＭ域１４ Ｎ’領域１６よりなるＬＤＤ構造
が形成される。Thereafter, as shown in FIG. 2(b), a sidewall 15 is formed, ions are implanted again to form an N'' region 16, and annealing is performed to form an N-eM region 14N. ' An LDD structure consisting of regions 16 is formed.
次に、従来の第２のＬＤＤ構造を存するＭｏ５ＦＥｒの
製造方法について、第３図を参照しながら説明すると、
まず、第３図（ａ）に示されるように、シリコン基板２
１のトランジスタ形成領域にゲート酸化膜２２、ゲート
電極２３をレジストマスク２４を使用し、公知のホトリ
ソエツチング技術により形成する。Next, a method for manufacturing Mo5FEr having a second conventional LDD structure will be explained with reference to FIG.
First, as shown in FIG. 3(a), a silicon substrate 2
A gate oxide film 22 and a gate electrode 23 are formed in one transistor forming region using a resist mask 24 by a known photolithography technique.
次に、第３図（ｂ）に示されるように、前記レジストマ
スク２４よりも幅の狭いレジストマスク２７を用い、ゲ
ート電極２２を異方性エツチングにより、一部薄く形成
する。Next, as shown in FIG. 3(b), a resist mask 27 having a width narrower than the resist mask 24 is used to partially thin the gate electrode 22 by anisotropic etching.
しかる後に、この段差を利用して、イオン打ち込みを行
うことにより、一度のイオン打ち込みにより、ゲート電
極２２の薄い部分は少量の不純物が注入されることによ
り、Ｎ″領域２５となり、ゲート電極のない部分はＮ″
領域２６が形成され、この後、アニールを行うことによ
り、Ｌ［ｌＤ構造が形成される。After that, by performing ion implantation using this step, a small amount of impurity is implanted into the thin part of the gate electrode 22 by one ion implantation, and the thin part of the gate electrode 22 becomes an N'' region 25, which is a region without a gate electrode. The part is N''
A region 26 is formed and then annealing is performed to form an L[lD structure.
なお、上記の第２のしｎｏ（４造を有するＭｏ５ＦＥｒ
の製造方法は、例えば、特開昭６０−２３９０６０号公
報などに開示されている。In addition, the above-mentioned second Shino (Mo5FEr having 4 structures)
The manufacturing method is disclosed in, for example, Japanese Patent Laid-Open No. 60-239060.
（発明が解決しようとする問題点）
しかしながら、前記第１の方法（第２図）では、イオン
打ち込み工程が２度必要となる。また、前記第２の方法
（第３図）ではパターニングされたゲート電極上へ、更
に、マスク合わせをする必要があり、正確に制御するの
は困難であり、合わせずれによるＮ−１Ｉ域の幅が変動
し、トランジスタ特性の変動が起きる。また、ゲート電
極を薄くエツチングする工程では厚さを制御するのが困
難であり、この厚さのばらつきによるＮ−領域の濃度の
変化はトランジスタの信頼性に１５８を与えるという問
題があった。(Problems to be Solved by the Invention) However, the first method (FIG. 2) requires two ion implantation steps. In addition, in the second method (FIG. 3), it is necessary to further align the mask onto the patterned gate electrode, which is difficult to control accurately, and the width of the N-1I region due to misalignment. changes, causing fluctuations in transistor characteristics. Further, in the process of etching the gate electrode thinly, it is difficult to control the thickness, and changes in the concentration of the N- region due to variations in the thickness have a problem of reducing the reliability of the transistor by 158%.
本発明は、上記問題点を除去し、特性が変動することが
なく、信頼性の高いＬＤＤ構造を有する半導体素子の製
造方法を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor element having a highly reliable LDD structure, which eliminates the above-mentioned problems and whose characteristics do not fluctuate.
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、ゲート電極を
多結晶シリコンとその上にシリサイドを形成した２層構
造とし、ゲート電極のパターニングをドライエツチング
で行うと同時に、上部シリサイド膜と多結晶シリコン膜
に段差を形成した後に、イオン打ち込みを行い、この段
差を利用することにより、ＬＤＤ構造を有する半導体素
子を得るようにしたものである。(Means for Solving the Problems) In order to solve the above problems, the present invention provides a gate electrode with a two-layer structure consisting of polycrystalline silicon and silicide formed thereon, and patterning the gate electrode by dry etching. At the same time, ion implantation is performed after forming a step between the upper silicide film and the polycrystalline silicon film, and by utilizing this step, a semiconductor element having an LDD structure is obtained.
（作用）
本発明によれば、ゲート電極を多結晶シリコンとその上
にシリサイドを形成した２Ｎ構造とし、ゲート電極のパ
ターニングをドライエツチングで行うと同時に、上部シ
リサイド膜と多結晶シリコン膜に段差を形成した後に、
イオン打ち込みを行い、この段差を利用することにより
、Ｌ［ｌＩ）構造を有する半導体素子を得るようにした
ので、イオン打ち込み工程は一回ですみ、２度のマスク
合わせを行う必要もなく、工程の簡略化を図ることがで
きる。(Function) According to the present invention, the gate electrode has a 2N structure consisting of polycrystalline silicon and silicide formed thereon, and the gate electrode is patterned by dry etching, and at the same time, a step is formed between the upper silicide film and the polycrystalline silicon film. After forming the
By performing ion implantation and utilizing this step difference, a semiconductor element having an L[lI] structure is obtained, so the ion implantation process only needs to be performed once, eliminating the need for two mask alignments, and reducing the process time. can be simplified.
更に、段差の幅はエツチングの条件により制御されるた
め、段差の幅の変動によるトランジスタの特性の変動は
起こらなくなり、段差の高さは多結晶シリコン層の高さ
であり、Ｎ−領域の深さ、４度とも正確に制御すること
ができる。Furthermore, since the width of the step is controlled by the etching conditions, variations in the characteristics of the transistor will not occur due to variations in the width of the step; the height of the step is the height of the polycrystalline silicon layer, and the depth of the N- region Both angles and four degrees can be precisely controlled.
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例を示すＬＤＤ構造を有する半
導体素子の製造工程断面図である。FIG. 1 is a cross-sectional view of a manufacturing process of a semiconductor element having an LDD structure showing an embodiment of the present invention.
この図を参照して、以下本発明の一実施例を示すＬＤＤ
構造を有する半導体素子の製造方法について説明する。Referring to this figure, an LDD illustrating an embodiment of the present invention will be described below.
A method for manufacturing a semiconductor element having a structure will be described.
まず、シリコン単結晶半導体基板（以下、シリコン基板
と略称する） ３１上に選択酸化法により、フィールド
酸化膜３２を形成し、アクティブ領域とフィールド領域
を分離する。次に、第１図（ａ）に示されるように、ア
クティブ領域のシリコン裁板３１表面に２’ｊ％ ％Ｊ
化によってゲート酸化膜３３を形成し、更に、その上を
含む全面に多結晶ンリコン膜３４を１０００〜２０００
人形成する。この多結晶シリコン■Ｉ；！３４には導電
性をもたせるために、リン等の不純物を熱拡散法或いは
イオン注入法によりドーピングする。更に、全面にシリ
サイド膜３５を２０００〜３０００人形成する。First, a field oxide film 32 is formed on a silicon single crystal semiconductor substrate (hereinafter abbreviated as silicon substrate) 31 by selective oxidation to separate an active region and a field region. Next, as shown in FIG. 1(a), 2'j%
A gate oxide film 33 is formed by oxidation, and then a polycrystalline silicon film 34 is formed with a thickness of 1000 to 2000 nm over the entire surface including the top.
Form people. This polycrystalline silicon■I;! 34 is doped with an impurity such as phosphorus by thermal diffusion or ion implantation in order to provide conductivity. Furthermore, 2000 to 3000 silicide films 35 are formed over the entire surface.
その後に、第１図（ｂ）に示されるように、公知のホト
リソグラフィー技術により形成されたレジスト３６をマ
スクとして多結晶シリコン膜３４及びシリサイド膜３５
をドライエツチングする。この際、パワーを５０〜１０
０Ｗ、圧力０．１〜０．３ｔｏｒｒとし、ガスＳＦｂ
＋ＣａＣＩＰｓ中のＳＦ、の混合比を２０〜５０％とす
ることにより、シリサイド膜３５はレジスト（マスク）
３６よりも、横方向にエツチングされることになり、片
側で０．１〜０．２μｍの段差が、第１図（ｂ）のよう
に形成される。Thereafter, as shown in FIG. 1(b), the polycrystalline silicon film 34 and the silicide film 35 are removed using a resist 36 formed by a known photolithography technique as a mask.
Dry etching. At this time, increase the power to 50-10
0W, pressure 0.1 to 0.3 torr, gas SFb
By setting the mixing ratio of SF in +CaCIPs to 20 to 50%, the silicide film 35 becomes a resist (mask).
36 is etched in the lateral direction, and a step of 0.1 to 0.2 μm is formed on one side as shown in FIG. 1(b).
しかる後に、第１図（ｃ）に示されるように、マスク３
６を除去し、リンをイオン打ち込みする。この際、エネ
ルギーを１００〜１５０ＫｅＶとすることにより、段差
部分はリンの一部のみがシリコン基板３１まで到達する
。この後、アニールを行い、活性化することにより、段
差部の下は浅く、かつ、濃度の薄いＮ−領域３７となり
、ゲート電極でマスクされていない部分は、深＜、かつ
、濃度のシ農いＮ゛領域３８となり、ＬＯＤ構造が形成
される。After that, as shown in FIG. 1(c), the mask 3 is
6 is removed and ion implantation of phosphorus is performed. At this time, by setting the energy to 100 to 150 KeV, only a part of the phosphorus reaches the silicon substrate 31 at the stepped portion. After that, by annealing and activating, the bottom of the step becomes a shallow N- region 37 with a low concentration, and the part not masked by the gate electrode is deep and with a low concentration. This results in a small N' region 38, and an LOD structure is formed.
次に、第１図（ｄ）に示されるように、絶縁層３９を全
面に形成し、その絶縁層にコンタクト穴を形成した後、
そのコンタクト穴を介して金属配線４０をＮ″領域３日
に接続する。Next, as shown in FIG. 1(d), after forming an insulating layer 39 on the entire surface and forming a contact hole in the insulating layer,
A metal wiring 40 is connected to the N'' region 3 through the contact hole.
このようにして、ＬＤＤ構造を有する半導体素子（門０
ＳＦＥＴ）を得ることができる。In this way, a semiconductor device having an LDD structure (gate 0
SFET) can be obtained.
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。Note that the present invention is not limited to the above embodiments,
Various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
（発明の効果）
以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。(Effects of the Invention) As described above in detail, according to the present invention, the following effects can be achieved.
（１）イオン打ち込み工程は一回でＬＤＤ構造を形成゛
することができる。また、２度のマスク合わせを行う必
要もなく、工程の簡略化を図ることができる。(1) The LDD structure can be formed in a single ion implantation process. Further, there is no need to perform mask alignment twice, and the process can be simplified.
（２）段差の幅はエツチングの条件により制御されるた
め、段差の幅の変動によるトランジスタの特性の変動も
起こらなくなり、段差の高さは多結晶シリコン層の高さ
であり、Ｎ−領域の深さ、濃度とも正確に制御すること
ができる。(2) Since the width of the step is controlled by the etching conditions, variations in the transistor characteristics will not occur due to variations in the width of the step, and the height of the step is the height of the polycrystalline silicon layer, Both depth and concentration can be precisely controlled.
第１図は本発明の一実施例を示すＬＤＤ構造を有する半
導体素子の製造工程断面図、第２図は従来の第１のＬＤ
Ｄ構造を有するＭＯＳＦＥＴの製造工程断面図、第３図
は従来の第２のＬＤＤ構造を有するＭＯＳＦＥＴの製造
工程断面図である。
３１・・・シリコン基板、３２・・・フィールド酸化膜
、３３・・・ゲート酸化膜、３４・・・多結晶シリコン
膜、３５・・・シリサイド膜、３６・・・レジスト、３
７・・・Ｎ−領域、３８・・・Ｎ″領域３９・・・絶縁
層、４０・・・金属配線。FIG. 1 is a cross-sectional view of the manufacturing process of a semiconductor device having an LDD structure showing an embodiment of the present invention, and FIG. 2 is a diagram showing a conventional first LD.
FIG. 3 is a cross-sectional view of a manufacturing process of a MOSFET having a D structure. FIG. 3 is a cross-sectional view of a manufacturing process of a MOSFET having a second conventional LDD structure. 31... Silicon substrate, 32... Field oxide film, 33... Gate oxide film, 34... Polycrystalline silicon film, 35... Silicide film, 36... Resist, 3
7... N- region, 38... N'' region 39... Insulating layer, 40... Metal wiring.
Claims (3)
て、 （ａ）第１導電型の基板のゲート形成領域上にゲート酸
化膜及びゲート電極となる多結晶シリコン膜とシリサイ
ド膜を順次形成する工程と、 （ｂ）ドライエッチングにより前記シリサイド膜と多結
晶シリコン膜に段差をつけてゲート電極を形成する工程
と、 （ｃ）イオン打ち込みにより、第２導電型の低濃度層と
高濃度層を一度に形成する工程とを具備してなる半導体
素子の製造方法。(1) A method for manufacturing a semiconductor device having an LDD structure, including the steps of: (a) sequentially forming a gate oxide film, a polycrystalline silicon film serving as a gate electrode, and a silicide film on a gate formation region of a substrate of a first conductivity type; (b) forming a gate electrode by forming a step between the silicide film and the polycrystalline silicon film by dry etching, and (c) forming a low concentration layer and a high concentration layer of the second conductivity type at the same time by ion implantation. 1. A method of manufacturing a semiconductor device, comprising the step of forming a semiconductor device.
層からなることを特徴とする特許請求の範囲第１項記載
の半導体素子の製造方法。(2) The method for manufacturing a semiconductor device according to claim 1, wherein the substrate in (a) is a semiconductor substrate or a semiconductor layer.
はヒ素であることを特徴とする特許請求の範囲第１項記
載の半導体素子の製造方法。(3) The method of manufacturing a semiconductor device according to claim 1, wherein the ion implantation in (c) is phosphorus or arsenic.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15981786A JPS6316672A (en) | 1986-07-09 | 1986-07-09 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15981786A JPS6316672A (en) | 1986-07-09 | 1986-07-09 | Manufacture of semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6316672A true JPS6316672A (en) | 1988-01-23 |
Family
ID=15701894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15981786A Pending JPS6316672A (en) | 1986-07-09 | 1986-07-09 | Manufacture of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316672A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311743A (en) * | 1989-06-09 | 1991-01-21 | Sony Corp | Mis semiconductor device |
| US5278098A (en) * | 1991-03-05 | 1994-01-11 | Sgs-Thomson Microelectronics, Inc. | Method for self-aligned polysilicon contact formation |
| US10184235B2 (en) | 2013-05-28 | 2019-01-22 | Falcon Waterfree Technologies, Llc | Directional fluid inlet |
-
1986
- 1986-07-09 JP JP15981786A patent/JPS6316672A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311743A (en) * | 1989-06-09 | 1991-01-21 | Sony Corp | Mis semiconductor device |
| US5278098A (en) * | 1991-03-05 | 1994-01-11 | Sgs-Thomson Microelectronics, Inc. | Method for self-aligned polysilicon contact formation |
| US10184235B2 (en) | 2013-05-28 | 2019-01-22 | Falcon Waterfree Technologies, Llc | Directional fluid inlet |
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