JPS60117658A - Manufacture of mos dynamic memory - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕 一
本発明は高集積度のＭＯＳダイナミックメモリ装置の製
造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a method of manufacturing a highly integrated MOS dynamic memory device.
一般に高集積度のＭＯＳダイナミックメモリ装置におい
ては、シリコン半導体層をグループ状にエツチングした
溝状領域をメモリ領域として用いている。このメモリ領
域は、例えばバルクＰ形シリコン半導体にＰ＋形層を形
成し、次いでこの上にＮ 形層を形成したＮ＋Ｐ＋Ｐ層
を作ることによ＋
つてメそりの高容量化をはかつている。Generally, in a highly integrated MOS dynamic memory device, a groove-like region formed by etching a silicon semiconductor layer in groups is used as a memory region. This memory area has a high capacity mesori by forming, for example, a P+ type layer on a bulk P type silicon semiconductor, and then forming an N+P+P layer on top of the P+ type layer.
しかしながら、溝状メモリ領域においては、第１図に示
すようにメモリとなる領域が垂直または垂直に近いため
、矢印の方向から溝内にイオンインクランチ−ジョンを
行なって不純物をドーピングする際、底面には不純物層
が形成されるが、イオン入射方向に直角な壁領域には不
純物はドーピングされない。このため、壁領域に不純物
層を形成するためには、比較的低精度の通常の不純物デ
ポジション・デフニージョン法を用いざるを得ない。こ
の結果、溝内のＰ＋層、Ｎ＋層の不純物量のバラツキは
避けられず安定した高性能のメモリ装置を歩留よく生産
するのは離しい。この傾向は溝幅が小さくなるにつれて
著しくなる。これは、溝内の不純物拡散が不純物の供給
によシ律則されているからである。このため、メモリ領
域内のゲートのｖｔｈ （シきい値電圧）やメモリ容量
のバラツキを招き、技術的にも高容量化拡難しい。However, in a trench-like memory region, the region that becomes the memory is vertical or nearly vertical, as shown in Figure 1, so when doping impurities by performing ion incision into the trench from the direction of the arrow, the bottom surface An impurity layer is formed in the ion plane, but the wall region perpendicular to the ion incidence direction is not doped with impurities. Therefore, in order to form an impurity layer in the wall region, a conventional impurity deposition/diffusion method with relatively low precision has to be used. As a result, variations in the amount of impurities in the P+ layer and N+ layer in the trench are unavoidable, making it difficult to produce stable, high-performance memory devices with a high yield. This tendency becomes more pronounced as the groove width becomes smaller. This is because the impurity diffusion within the trench is determined by the impurity supply. This causes variations in the vth (threshold voltage) of the gate in the memory area and the memory capacity, making it technically difficult to increase the capacity.
本発明は従来のこのような問題を解決するために外され
たものであｐｌその目的とするところは、溝状メモリ領
域の高容量化と高精度化がはかれるようなＭＯＳダイナ
ミックメモリ装置の製造方法を提供することにある。The present invention was developed in order to solve these conventional problems, and its purpose is to manufacture a MOS dynamic memory device that can increase the capacity and precision of the groove-shaped memory area. The purpose is to provide a method.
本発明はこのような目的を達成するために、あぜ道状の
溝で囲まれた島状の第１導電形の半導体Ｍを作シ、溝の
中にエピタキシャルデポジション法などによシネ細物濃
度の均質な第２導電形の半導体領域を形成し、この半導
体領域の溝内壁に接した部分だけを残し、この外面に絶
縁膜を介して導電層を形成してこれをメモリ領域となし
、さらに、島状の第１導電形半導体層の溝近接部の表面
に、溝内壁の半導体領域と接続する第２導電形の接続領
域を作シ、島状の半導体層上に形成したＭＯＳ）／’ン
ジスタのソースまたはドレイン領域と接続領域とを接続
せしめ、これをトランスファＭＯＳ領域としたものでち
る。In order to achieve such an object, the present invention fabricates an island-shaped semiconductor M of the first conductivity type surrounded by a groove-like groove, and deposits a cine fine material concentration in the groove by epitaxial deposition method or the like. forming a homogeneous semiconductor region of the second conductivity type, leaving only a portion of this semiconductor region in contact with the inner wall of the trench, forming a conductive layer on the outer surface with an insulating film interposed therebetween, and using this as a memory region; , a connection region of the second conductivity type is formed on the surface of the island-shaped first conductivity type semiconductor layer near the groove, and the connection region of the second conductivity type is connected to the semiconductor region on the inner wall of the groove; The source or drain region of the transistor is connected to a connection region, and this is used as a transfer MOS region.
これによって、溝内壁第２導電形半導体の幅と不純物濃
度とを制御することによシ、メモリ領域内のゲートのＶ
ｔｈ（Ｌきい値電圧）やメモリ容量の高精度化が計られ
る。By controlling the width and impurity concentration of the second conductivity type semiconductor on the trench inner wall, the voltage of the gate in the memory region can be increased.
The precision of th (L threshold voltage) and memory capacity will be improved.
以下、実施例にもとづいて本発明の詳細な説明する。 Hereinafter, the present invention will be explained in detail based on Examples.
−第２図はトランスファＭＯＳ領域をバルクシリコンと
絶縁せしめたＣ−ＭＯＳ型構造のダイナミックメモリ装
置を形成するための半導体基板の断面図でおる。Ｎ形シ
リコンバルクウェハ２の表面にＰ形不純物を拡散させて
Ｐ形半導体層３を形成する。- FIG. 2 is a sectional view of a semiconductor substrate for forming a dynamic memory device of a C-MOS type structure in which a transfer MOS region is insulated from bulk silicon. A P-type semiconductor layer 3 is formed by diffusing P-type impurities into the surface of an N-type silicon bulk wafer 2.
第３図（ａ）〜伝）はＰ形半導体層３にメモリ領域を形
成するための各工程における断面図を示す。FIGS. 3(a) to 3(a) show cross-sectional views of each process for forming a memory region in the P-type semiconductor layer 3.
Ｐ形半導体層３０表面に形成されたライト酸化膜（厚さ
４００％以下）上に低圧ＣＶＤ法により厚Ｏ。A light oxide film (400% or less thick) formed on the surface of the P-type semiconductor layer 30 is coated with a thickness of O by low pressure CVD.
さ５００八程度の５ｉｓＮ、膜４、厚さ２０００Ａ程度
の５ｌｏｚ膜５を順次形成した後、部分的にこれらの膜
をエツチング除去してパターニングを行ない、次いでこ
れらの膜をマスクにしてＰ形半導体層３をウェル層２に
達するまで反応性イオンエツチングによシエッチングし
溝６を形成する。ここで、溝６はＰ形半導体層３の平面
に対して基盤目状に形成されるため、Ｐ形半導体層３は
複数の４角形の島状になシ、溝６はこれをと９囲むあぜ
道状になる。次いで、溝６の内壁にＰ形の拡散層Ｉを形
成する。第３図（ａ）はこの状態を示している。なお、
この拡散層Ｔは静電容量をよシ増加させるだめのもので
アシ、必ずしも必要ではない。After sequentially forming a 5isN film 4 with a thickness of about 5008A and a 5LOZ film 5 with a thickness of about 2000A, these films are partially etched and removed for patterning, and then using these films as a mask, a P-type semiconductor is formed. The layer 3 is etched by reactive ion etching until it reaches the well layer 2 to form the groove 6. Here, since the groove 6 is formed in the shape of a base with respect to the plane of the P-type semiconductor layer 3, the P-type semiconductor layer 3 has a plurality of rectangular islands, and the groove 6 surrounds this. It becomes like a footpath. Next, a P-type diffusion layer I is formed on the inner wall of the groove 6. FIG. 3(a) shows this state. In addition,
This diffusion layer T serves only to increase the capacitance and is not necessarily necessary.
次に、溝６内に選択エピタキシャル技術を用い＋
て高濃度のＮ形半導体領域８を形成する。第３図（ｂ）
に示したように、Ｎ形半導体はＰ形半導体層の溝をちょ
うど埋め込み得る厚さまで沈積される。Next, a highly doped N-type semiconductor region 8 is formed in the groove 6 using selective epitaxial technology. Figure 3(b)
As shown in Figure 1, the N-type semiconductor is deposited to a thickness that just fills the trench of the P-type semiconductor layer.
次に、表面の全面にプラズマまたは低圧ＣＶＤ法により
厚さ２０００〜３０００ＡのＳ １ｓＮａ ＷＸ ９を
形成し、さらにその上にアイソホトレジスト１０を塗布
した抜溝６上のレジストを除去するパターニングを行な
う。第３図（Ｃ）はこの状態を示している。ここで除去
された部分は第４図の平面図で示すＡ、Ｂ、Ｃ，Ｄで囲
まれた領域であり、第４図で斜線を施こしたその他の部
分にはレジスト１０が残されている。Next, S 1sNa WX 9 with a thickness of 2,000 to 3,000 Å is formed on the entire surface by plasma or low-pressure CVD, and patterning is performed to remove the resist on the grooves 6 on which the isophotoresist 10 is applied. FIG. 3(C) shows this state. The portions removed here are the areas surrounded by A, B, C, and D shown in the plan view of FIG. 4, and the resist 10 is left in the other shaded areas in FIG. There is.
次に、レジスト１０をマスクにして反応性イオンエツチ
ングを行なうと、Ａ−Ｄ領域のＳｉ、Ｎ４膜９が除去さ
れるが、このときＡＤ辺およびＢＣ辺の壁の部分の５ｉ
ｓＮ４膜９ａはそのまま形成時の厚さく２０００〜３０
００Ｘ）の範囲で第３図（ｄ）および第４図に示す形状
に残存する。Next, when reactive ion etching is performed using the resist 10 as a mask, the Si and N4 films 9 in the A-D region are removed.
The thickness of the sN4 film 9a when formed as it is is 2000 to 30.
00X) remains in the shapes shown in FIGS. 3(d) and 4.
次に、レジスト１０および残った８１ｓＮ４膜９ａをマ
スクにして比較的厚い１形半導体領域８を反応性イオン
エツチングにより溝エツチングする。Next, using the resist 10 and the remaining 81sN4 film 9a as a mask, the relatively thick type 1 semiconductor region 8 is trench-etched by reactive ion etching.
このとき、レジスト１０とＳｉ３Ｎ４膜９ａがあるため
にＮ形半導体領域８は第４図のａ、ｂ、ｃ、ｄの領域内
だけが除去され、５ｉｓＮ４膜９ａ下の薄い幅の部分の
領域８ａは残る。第３図（ｄ）はこの状態を示している
。この領域８ａの巾Ｗは形成されるＳｉ３Ｎ４膜９の厚
さによって任意に制御できる。この場合、Ｎ形半導体８
に対するＳ ｉ ｓ Ｎ４膜９ａのエッチ選択比が小さ
いときは、５ｉｓＮ＋膜上に薄い５ｉＯｚ膜を形成して
からエツチングをすればよい０
次いで、アイソホトレジスト１０を除去後、燐酸と弗酸
によシ、おのおのＳ ｉ’ａ Ｎ４膜９，９ａ と５ｉ
０２膜５を全面除去する。At this time, because of the presence of the resist 10 and the Si3N4 film 9a, only the regions a, b, c, and d in FIG. remains. FIG. 3(d) shows this state. The width W of this region 8a can be arbitrarily controlled by the thickness of the Si3N4 film 9 to be formed. In this case, the N-type semiconductor 8
When the etch selectivity of the S i S N4 film 9a to the S , respectively S i'a N4 films 9, 9a and 5i
02 film 5 is completely removed.
次に、全表面に５１３Ｎ４−膜１１（図示せず）をデポ
ジット形成した後、その上にアイソホトレジスト膜を第
５図の斜線を施した範囲に形成し、これをマスクにして
燐酸エツチングによシ溝の短辺であるＡＢ辺およびＣＤ
辺側の５ｉｓＮ４膜１１を除去する。Next, after depositing a 513N4 film 11 (not shown) on the entire surface, an isophotoresist film is formed on the diagonally shaded area in FIG. 5, and using this as a mask, phosphoric acid etching is performed. AB side and CD which are the short sides of the groove
The 5isN4 film 11 on the side side is removed.
次に、レジストを除去後、反応性イオンエツチングを行
なってＳｉ３Ｎ４膜１１のエツチングを行なうと、Ｐ形
半導体層３上のＳｉ、Ｎ４膜４が露出し、溝の内壁には
Ｓ ｉｓ Ｎ４Ｗ １１のうち壁部分の５ｉｓＮ＋膜１
１＆が残る。この状態でＬＯＣＯ８（ＬｏｃａｌＯｘｉ
ｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）酸化を行なって
、横方向のあぜ道領域、溝の座部、溝の短辺側の内壁に
厚い５ｉ０２膜を形成する。第３図（、）はこの状態を
示す。なお、第３図（、）において、１２は溝の底部に
形成されたＳ ｉ ０２膜である。その後、Ｓｉ３Ｎ４
膜４．１１ａを燐酸によシ除去する。このとき、Ｐ形半
導体層３とＮ＋形半導体領域８ａ上にはＬＯＣＯ８領域
を除いて絶縁膜は完全に除去されている。Next, after removing the resist, when the Si3N4 film 11 is etched by reactive ion etching, the Si, N4 film 4 on the P-type semiconductor layer 3 is exposed, and the inner wall of the trench is covered with Si3N4W 11. 5isN+ film 1 on the wall part
1 & remains. In this state, LOCO8 (LocalOxi
(dation of 5ilicon) oxidation to form a thick 5i02 film on the lateral groove regions, the seat of the groove, and the inner walls of the short sides of the groove. FIG. 3(,) shows this state. In addition, in FIG. 3(,), 12 is a SiO2 film formed at the bottom of the groove. After that, Si3N4
Film 4.11a is removed with phosphoric acid. At this time, the insulating film is completely removed on the P-type semiconductor layer 3 and the N+ type semiconductor region 8a except for the LOCO8 region.
次に、全面を１ｏｏｏＸ程度の厚さに酸化して酸化膜を
形成した後、第６図の斜線を施こした範囲にアイソホト
レジストをパターンニングし、溝部分の酸化膜を除去し
て窓開けを行ない、この酸化膜をマスクにしてＮ形不純
物をイオン注入し、Ｐ形半導体層３上面の溝近接部分に
Ｎ一層１３を形成スる。次いで、レジストを除去した後
、メモリゲート用のＳｔＯ□膜とＳｉ３Ｎ４膜からなる
絶縁膜１４を全面に酸化とデポジットによ多形成する。Next, after oxidizing the entire surface to a thickness of about 1oooX to form an oxide film, isophotoresist is patterned in the shaded area in Figure 6, and the oxide film in the groove part is removed to open a window. Then, using this oxide film as a mask, N type impurity ions are implanted to form an N layer 13 on the upper surface of the P type semiconductor layer 3 in the vicinity of the trench. Next, after removing the resist, an insulating film 14 consisting of a StO□ film and a Si3N4 film for a memory gate is formed over the entire surface by oxidation and deposit.
引続き、電極用のポリシリコン１５によシ溝を埋めると
ともに平面上に形成されたポリシリコンをイオンエツチ
ングしくこのとき絶縁膜１４がストッパとなる）平面を
平坦化した後、同じくポリシリコン層１６を全面にデポ
ジットして形成する。その後、ポリシリコン層１６に燐
をドープして導電性にする。第３図（ｆ）はこの状態を
示している。Subsequently, the grooves are filled with polysilicon 15 for electrodes, and the polysilicon formed on the plane is ion-etched (the insulating film 14 serves as a stopper). After flattening the plane, the polysilicon layer 16 is also etched. Form by depositing on the entire surface. Thereafter, polysilicon layer 16 is doped with phosphorus to make it conductive. FIG. 3(f) shows this state.
次に、表面に第７図の斜線を施した範囲にパターンニン
グしたアイソホトレジストを形成シ、これをマスクにし
てＰ形半導体層３上のポリシリコン層１６を除去してト
ランスファＭＯ８を形成するための領域をあける。この
とき絶縁膜１４も除去される。Next, a patterned isophotoresist is formed on the surface in the shaded area in FIG. 7, and using this as a mask, the polysilicon layer 16 on the P-type semiconductor layer 3 is removed to form a transfer MO8. Open the area. At this time, the insulating film 14 is also removed.
次に、５ＥＬＯＣ８（５ｅｌｅｃｔｉｖｅ ０ｘｉｄａ
ｔｉｏｎ ｏｆ ８１ ）酸化技術を用いて、Ｐ形半導
体層３上にトランスファＭＯ８用のゲート酸化膜となる
Ｓ ｉ Ｏ，膜を、残った溝上のポリシリコン層１６の
上には厚い５ｔｏ２膜をそれぞれ形成する。Next, 5ELOC8 (5elective Oxida
tion of 81) Using oxidation technology, a SiO film, which will become the gate oxide film for the transfer MO8, is formed on the P-type semiconductor layer 3, and a thick 5to2 film is formed on the polysilicon layer 16 on the remaining trench. Form.
次に、表面にポリシリコンをデポジットした後、後記す
る配線パターンを残して他の部分をエツチング除去し、
しかる後、トランスファＭＯ８（Ｄ／−ス、ドレインと
なるべき領域にヒ素また燐のＮ形不純物をイオンインプ
ランテーションによシドープする。第３口伝）はこの状
態を示している。Next, after depositing polysilicon on the surface, the other parts are etched away, leaving the wiring pattern to be described later.
After that, transfer MO8 (D/-s and drain regions are doped with N-type impurities such as arsenic or phosphorus by ion implantation. Third oral history) shows this state.
第３図（ｇ）において１７と１８は５ＥＬＯＣ８酸化に
よ多形成されたゲート酸化膜となるＳｉＯ２膜と溝上に
形成された厚いＳ ｉ ０２膜、１９はゲート配線パタ
ーンとなるポリシリコン層、２０はＮ形不純物をドープ
して形成されたＮのドレイン領域、２１は同じくソース
領域である。In FIG. 3(g), 17 and 18 are the SiO2 film which becomes the gate oxide film formed by 5ELOC8 oxidation and the thick Si02 film formed on the trench, 19 the polysilicon layer which becomes the gate wiring pattern, and 20 21 is an N drain region doped with N type impurities, and 21 is a source region.
次に、全面にパンシベーション用のＰＳＧ（Ｐｈ。Next, PSG (Ph) for pansivation was applied to the entire surface.
５ｐｈｏ−８ｉ １１ｃａｔｅ−Ｇｌａｓｓ ）絶縁膜
を形成し、そのドレイン領域２０上にコンタークトホー
ルを形成してアルミニウム配線層をＰＳＧ絶縁膜上に形
成する。An insulating film (5pho-8i 11cate-Glass) is formed, a contact hole is formed on the drain region 20, and an aluminum wiring layer is formed on the PSG insulating film.
これによって、ＭＯＳダイナミックメモリ装置が完成す
る。This completes the MOS dynamic memory device.
第３図（ｇ）かられかるように、このＭＯＳダイナミッ
クメモリ装置は、Ｎ形のシリコンバルクウェハ表面に島
状に形成されたＰ形半導体層３上にトランスファＭＯ８
ＦＥＴを形成し、溝の片側内壁に形成されたＮ半導体領
域８ａとソース領域２１をＮ−層１３を介して接続して
いる。したがって Ｎ＋半導体領域８＆は垂直方向にの
びているため小さい占有面積でメモリ領域を形成でき、
しかも、−面をＰ形半導体層３とＰＮ接合し、他面は絶
縁膜１４を介してポリシリコン１５と接触しているため
メモリ容量を大きくできる。As can be seen from FIG. 3(g), this MOS dynamic memory device has a transfer MO8 on a P-type semiconductor layer 3 formed in an island shape on the surface of an N-type silicon bulk wafer.
A FET is formed, and an N semiconductor region 8a formed on the inner wall of one side of the trench and a source region 21 are connected via an N- layer 13. Therefore, since the N+ semiconductor region 8& extends vertically, a memory region can be formed with a small occupied area.
Furthermore, since the negative surface is in a PN junction with the P-type semiconductor layer 3 and the other surface is in contact with the polysilicon 15 via the insulating film 14, the memory capacity can be increased.
また、Ｐ形半導体層３はＮ形シリコンバルクとの間のＰ
Ｎ接合によって互いに絶縁されているので、この幅を適
切に設定するとα線等の放射線照射に対して影響の少な
い構造にすることができる。In addition, the P type semiconductor layer 3 has a P type between it and the N type silicon bulk.
Since they are insulated from each other by the N junction, if this width is set appropriately, it is possible to create a structure that is less affected by radiation irradiation such as alpha rays.
第８図は配線パターンを示す概略平面図である。FIG. 8 is a schematic plan view showing the wiring pattern.
図において、２２はポリシリコン層１９に直交するアル
ミニウム配線層、２３はアルミニウム配線層２２とドレ
イン領域２０を接続するだめのコンタクトホールである
。In the figure, 22 is an aluminum wiring layer orthogonal to the polysilicon layer 19, and 23 is a contact hole for connecting the aluminum wiring layer 22 and the drain region 20.
以上の実施例では、Ｎ形シリコンバルクウェハ上の全面
に形成したＰ形層の表面をエツチングして島状のＰ形半
導体層を形成したが、この島状の半導体層はＰ形シリコ
ンバルクウェハ上に直接あぜ適状の溝を作って形成する
こともできるし、また、例えばＮ形シリコンバルクウェ
ハ上に島状に例えばＰ形の不純物領域を形成し、高温処
理によってＰ形の不純物をシリコンバルク内に垂直に拡
散させることにより形成することもできる。In the above embodiment, the surface of the P-type layer formed on the entire surface of the N-type silicon bulk wafer was etched to form an island-shaped P-type semiconductor layer. It can also be formed by directly making grooves in the shape of a groove on the silicon bulk wafer, or by forming, for example, a P-type impurity region in the form of an island on an N-type silicon bulk wafer, and then using high-temperature treatment to remove the P-type impurity from the silicon. It can also be formed by vertical diffusion into the bulk.
この場合、溝内壁第２導電形半導体を形成するための工
程は不要となる。In this case, a process for forming the second conductivity type semiconductor on the inner wall of the trench is not necessary.
このように本発明に係るＭＯＳダイナミックメモリ装置
の製造方法によると、溝の内にメモリ領域が容易に形成
されて高集積化がはかれ、また、メモリの容量を十分に
大きくとれるという優れた効果がある。As described above, according to the method of manufacturing a MOS dynamic memory device according to the present invention, a memory region can be easily formed in a trench, achieving high integration, and the memory capacity can be sufficiently increased. There is.
第１図は溝状メモリ領域を示す断面図、第２図は本発明
の一実施例に用いるシリコンバルクウェハの断面図、第
３図（ａ）〜（ｇ）は各工程における要部断面図、第４
〜７図は各工程に用いるレジストマスクの平面パターン
図、第８図は配線パターンを示す概略平面図である。
３ｍｍ＊ａｐ形半導体層、４，９，９ａ、１１ａ ＠・
・・Ｓｉ３Ｎ４膜、５，１２・・・・ＳｔＯ，膜、６・
・・・溝、８．１・・・・１形半導体領域、１０・・・
・アイソホトレジスト、１３１１・・・Ｎ一層、１４・
・・・絶縁膜、１５・・・・ポリ’／’）コア、１６
、１９・・・・ポリシリコン層、１７・・・・ゲート酸
化膜用ＳＩＯ，膜、２０・・・・ドレイン領域、２１・
・・・ソース領域。
代理人 弁理士 高 橋 明 夫
第１図 第２図
第３図
第３図
第３図
第８図
第４図 第５図
第６図 第７図FIG. 1 is a sectional view showing a groove-shaped memory region, FIG. 2 is a sectional view of a silicon bulk wafer used in an embodiment of the present invention, and FIGS. 3(a) to (g) are sectional views of main parts in each process. , 4th
7 are planar pattern diagrams of resist masks used in each process, and FIG. 8 is a schematic plan view showing a wiring pattern. 3mm*ap type semiconductor layer, 4, 9, 9a, 11a @・
...Si3N4 film, 5,12...StO, film, 6.
...Groove, 8.1...1 type semiconductor region, 10...
・Isophotoresist, 1311...N single layer, 14・
... Insulating film, 15 ... Poly'/') core, 16
, 19... Polysilicon layer, 17... SIO for gate oxide film, film, 20... Drain region, 21...
...Source area. Agent Patent Attorney Akio Takahashi Figure 1 Figure 2 Figure 3 Figure 3 Figure 3 Figure 8 Figure 4 Figure 5 Figure 6 Figure 7
Claims (1)
作る工程と、溝の中に第２導電形の半導体領域を形成す
る工程と、この半導体領域の溝周辺の上にマスクを形成
する工程と、このマスク下の溝内壁に接した部分を残し
て前記半導体領域を除去する工程と、残った半導体領域
の外面に絶縁膜を介して導電層を形成する工程と、前記
島状の半導体層の溝近接部表面に前記残った半導体領域
と接続する第２導電形の接続領域を形成する工程と、前
記島状の半導体層上にソース領域が前記接続領域と接続
するようにＭＯＳトランジスタを形成する工程とを備え
たＭＯＳダイナミックメモリ装置の製造方法。A step of forming an island-shaped semiconductor layer surrounded by a groove in a semiconductor layer of a first conductivity type, a step of forming a semiconductor region of a second conductivity type in the groove, and a mask placed on the periphery of the groove of this semiconductor region. forming a conductive layer on the outer surface of the remaining semiconductor region with an insulating film interposed therebetween; forming a second conductivity type connection region to connect to the remaining semiconductor region on the surface of the trench-proximal portion of the semiconductor layer; and forming a source region on the island-shaped semiconductor layer to connect to the connection region. A method of manufacturing a MOS dynamic memory device, comprising a step of forming a MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224167A JPS60117658A (en) | 1983-11-30 | 1983-11-30 | Manufacture of mos dynamic memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224167A JPS60117658A (en) | 1983-11-30 | 1983-11-30 | Manufacture of mos dynamic memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117658A true JPS60117658A (en) | 1985-06-25 |
Family
ID=16809577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224167A Pending JPS60117658A (en) | 1983-11-30 | 1983-11-30 | Manufacture of mos dynamic memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117658A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188554A (en) * | 1984-10-08 | 1986-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory and manufacture thereof |
| JPS6242442A (en) * | 1985-08-19 | 1987-02-24 | Oki Electric Ind Co Ltd | Dynamic ram semiconductor device and manufacture thereof |
| JPS62105467A (en) * | 1985-10-30 | 1987-05-15 | インターナショナル ビジネス マシーンズ コーポレーション | Capacitor integrated circuit structural unit |
-
1983
- 1983-11-30 JP JP58224167A patent/JPS60117658A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188554A (en) * | 1984-10-08 | 1986-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory and manufacture thereof |
| JPS6242442A (en) * | 1985-08-19 | 1987-02-24 | Oki Electric Ind Co Ltd | Dynamic ram semiconductor device and manufacture thereof |
| JPS62105467A (en) * | 1985-10-30 | 1987-05-15 | インターナショナル ビジネス マシーンズ コーポレーション | Capacitor integrated circuit structural unit |
| JPH0582987B2 (en) * | 1985-10-30 | 1993-11-24 | Intaanashonaru Bijinesu Mashiinzu Corp |
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