JPS60110064A - 非同期緩衝通信インタフエ−ス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル・コンピュータ及び１　（ｆｌｉｔ
以上の入力／出力装置間の通信を容易にする入力／出力
インタフェース、特にデジタル・コンピュータと商速キ
ーボードを（（ｆｉえたグラフインク・り−ミナルの如
き人力／出力装置との間の非同期通信を制御する非同期
緩衝通信インタフェースに関する。

背景技術とその問題点 通信インタフェースは、コンピュータが１個以上の出力
装置に転送したデータの流れ、及び１個以上の入力装置
からコンピュータに転送したデータの流れを制御して、
デジタル・コンピュータの入力／出力動作を容易にする
。

代表的には、コンピュータは出力データを通信インタフ
ェースに転送するようにプログラムされる。そしてこの
インクフェースは、出力装置が動作する比較的血速なデ
ータ転送レートにより、制御された方法でデータを出力
装置に転送する。よって、データが出力装置に転送され
る間、最適なすべてのデータ転送プロトコルを確実にす
るためのタスクからコンピュータは開放される。

コンピュータから出力装置へデータを転送するコンピュ
ータ・プログラミングでは、通信インタフェースが出力
装置にデータを転送する「使用中」状態に既にあるかを
′１１１断するチェックを通常、コンピュータが先ず行
なう。通信インタフェースが１使用中」の場合、通信イ
ンタフェースが新しいデータを取込めるかを再びチェッ
クする前に、コンピュータはある最小時間だけ待たなけ
ればならない。通信インタフェースが「自由」な場合、
データ用文字を通信インタフェースに転送すると、この
インタフェースは「使用中」状態となり、コンピュータ
の動作とは独立して、データ用文字を出力装置に転送す
る。超高速出力装置が達成できるデータ転送レートでさ
えも、コンピュータが達成できるデータ転送レートと比
較して相対的に遅いので、３１ＴｉイＡインタフエース
は比較的長時間１−使用中１状態にある。Ｊ１ンピュー
タが出力装置に転送１１■能なデータを更に有している
場合、通信インタフェースが「使用中」状態から１自由
」状態に戻るまで、：ｌンピュータは待機しなＬ）れば
ならない。この待機により、いくつかの超高速出力装置
（例えば１９，２００ボー・データ転送レートで動作可
能なグラフィック・ターミナル）がそれらの最ｉ１：Ｉ
＋状態で動作するのが妨害される。

本発明は、通信インクフェースが［使用中］状態から「
自由」状態に戻るまでコンピュータが待機し、出力装置
に転送する新たなデータが取込み［＋Ｊ能になるまでの
時間を大幅に減らず。本発明による１ｌＹｌ信インタフ
エースは、従来の出力装置がデータを取込むよりも非常
に速く、コンピュータからの１．．０２２個のデータ用
文字を取込む。通信インタフェース内の出力バッファは
データを一時的に記憶する。新たなデータを転送するま
でにコンピュータが待機すべき時間が最小になるように
、高ｉ１！電子ハードウェアがコンピュータから一時出
力蓄積バソファへのデータ転送を扱う。次に通信インク
フェースは、出力装置が達成できる比較的低速のデータ
転送レートで、かつデータ出力動作を開始したコンピュ
ータの動作と独立して、一時出力ＩＪＩｆ積バッファか
ら出力装置ｉ６１にデータを転送する。

人力装置からコンピュータにデータを転送する場合も、
同様なデータ転送の障害がある。例えば、人力装置がコ
ンピュータ入力用のデータ用文字の流れを通信インタフ
ェースに４３１給するとき、コンピュータ（オ人カタス
ク以外のタスクを実行中である。＝１７ピユータが新た
な人力データを取込む準備ができず、このデータを失な
った場合、このデータをコンピュータへ典転送すること
が必要となる。

本発明によるｉＪ旧Ｈインタフェースは更に一時入力酌
積バソファを備えており、このバッファは入力装置ｉｉ
４＋から受りた最＋ｌ］ｉ　２，０４８個の入力データ
用文字を一時的に＃積し、その後コンピュータに高速転
送する。よって、ごｌンピークに入力するため比較的大
きなデータのブロックを形成する。この点は、ＪｆｆＪ
　１ｌｌｉ速出力装？げにデータを出力する如くコンピ
ータに市いｆＪ荷がかかる際に、比較的高速の入力装置
から人力を受ける場合に利点となる。通信インタフェー
スは、コンピュータの動作と独立して、入力データを受
け、人力蓄積バッファに一時的にｆｆ１Ｊａするので、
入力データを失なう可能性を最少にする。

発明のＩｌｌ的 したがって本発明の目的の１つば、コンピュータのデー
タ出力を高速にアキュムレートし、このご１ンビユータ
のＩＩＶ１１作から独立して、そのデータを一時的に蓄
積した後に比較的低速のｌｌｌ力装置に転送する出力バ
ッファ・ストレージを備えた非同期緩ｆ！ｉ　ｉｎｎｎ
ｎフィンタフエース供にある。

本発明の他の目的は、コンピュータの動作から独立して
、入力装置から受けたデータをアキュムレートし、その
データを一時的に蓄積した後にコンピュータに高速転送
する大カバソファ・ストレージを備えた通信インタフェ
ースのｆｉｌ供にある。

発明の概男！ 本発明は、ホスト・コンピュータ及び入力／出力装置間
のデータ転送を制御する通信インタフェースを提供する
。この通信インタフェースは、プ１’：Ｉグラマプル（
プログラム可能な）制御手段と、このプログラマブル制
御手段でアドレス指定可能２ｆデータ蓄積手段とを備え
ている。プログラマブル制御手段は、ホスト・コンピュ
ータからデータ預積手段内の出カバソファへのデータ転
送を制御する。プログラマブル制御手段は、ホスト・コ
ンピュータの動作から独立して、出カバソファから１１
１力装置への次の転送も制御する。更にプログラマブル
制御手段は、ホスト・コンピュータの動作と独立して、
人力装置からデータ蓄積手段内の入力バッファへのデー
タ転送を制御し、続いてこの人カバソファからホスト・
コンピュータへのデータ転送を制御する。

出力バッファ４：ｉ　、データ蓄積手段内に複数の逐次
アドレス指定「１能なデータ蓄積ロケーション（記憶場
所）を備えている。ポスト・コンピュータから受けたデ
ータを、出カバソファの次に引き続き利用口１能なデー
タ附積ｍｌケーションに直接許積する。プログラマブル
制御手段は、データを読取ったり、Ｐ１込んだりしない
。この動作はむしろ、ポスト・コンピュータから受けた
データを蓄積するレジスタと、プログラマブル制御手段
からデータ蓄積手段へのデータ転送を禁止すると共にレ
ジスタからデータ蓄積手段へのデータ転送をイネーブル
（付勢）する手段上を設けて、実現する。よってデータ
はレジスタから、プログラマブル制御手段によりアドレ
ス指定されたデータ蓄積手段のデータ蓄積ロケーション
に直接転送される。

通信インタフェースは更に、ポスト・コンピュータから
受けたデータ用文字を８１数するカウンタと、出カバソ
ファの所定数のデータ蓄積ロケーションがデータを受け
るのが可能なときに、カウンタをリセソ１−する手段と
を備えている。次にカウンタのオーバーフローを用いて
、出カバソファのデータ蓄積ロケーションがデータを受
取れないことをボス）・・コンピュータｔこ知らセる。

カウンタをリセソ１−するごとにより、出カバソファの
データＷｉ　４’＋’Ｊ　ｒ−１ケーシミンがデータを
受をれることをホス）・・コンピュータに知らせる。

好適には、ｉ＋Ｄ信イフィンタフエースに、プし＋グラ
マプル制御手段により制御可能で、出力ハッファの次に
逐次利用可能なデータ蓄積ロケーションのアドレスを蓄
積するアドレス蓄積手段と、プログラマブル制御手段か
らアドレス蓄積手段の蓄積用の増分したアドレスを受け
、この増分したアドレスが出力バソソアの最終データｍ
ｍｒｚケーションのアドレスを紹えた場合、増分したア
ドレスを出カバソファの第１データ蓄積ロケーシヨンの
アドレスに変更するデジタル回路手段とを備えている。

１１１１信インタフエースは更に、プログラマブル制御
手段により出力バッファから出力装置に転送された連続
データ用文字における転送間のホスト・：Ｉンピュータ
が特定した時間遅延を測るタイマを０１８えている。ポ
スト・コンピュータが特定したように、プログラマブル
制御手段による出カバソファから出力装置へのデータ転
送レート（速度）を特定するようにプログラムするプロ
グラマブル・タイマを史に設けてもよい。

好ｉｉ’ｉにはｌ／レジスタ更に設け、ホスト・コンビ
ュータへの人力となるデータを蓄積してもよい。

プログラマブル制御手段は、大力バッファからレジスタ
にデータを転送して、入カバソファからホスト・コンピ
ュータへのデータ転送を制御し、次にデータをレジスタ
から引出してもよいことをホスｊ・・：Ｉンピュータに
知らせる。

特定の好適な実施例において、通信インタフェースは、
ホスト・コンピュータ、複数の第１入力装置、及び複数
の第２出力装置間のデータ転送の制ｆａｌｌを容易にす
る。この場合、データ蓄積手段は複数の出力ハッファを
含んでおり、１個の出力ハソソアが各出力装置にり・１
応する。プログラマブル制御１１手段は、ポスト・コン
ピュータから出カバソファへのデータ転送を制御し、こ
の出カバソファから対応する出力装置へデータを引続き
転送するのを制御する。同様に、複数の入カバソファを
設＆Ｊ、入カバソファの各々を各人力装置に対応させて
−ｌｑ°もよい。プロ（グラマプル制御手段は、入力装
置から対応する大力バッファへのデータ転送を制御し、
更に入カバソファからホスト・コンピュータへのデータ
転送を制御する。

実施例 ■、前」き これらか述べる好適な実施例は、デジタル・イタ１゛ブ
メンＩ−・コーポレイション（ＤＥＣ）１Ｊｐｏｐ−１
１（商標）デジタル・コンピュータと最１〕Ｉ４個の独
立した全２　ｆ４’ｆ　Ｒ５２３２Ｃコンパチブル人力
／出力装置との間のデータ転送を制御するクワト　（４
チヤンネル）非同期緩衝通信インタフェースである。

好適な実施例の通信インタフェースを、「プしＩグラマ
プル制御手段」、即ちマイクロプロセッサにより制御す
る。以後、用語［ポスト・コンピューター１はＤＥＣ製
ＦＤＰ−１１（商標）コンピュータを指し、このコンピ
ュータからの出力データを出力装置に転送し、入力装置
からの入力データをこのコンピュータに転送する。用語
［マイク１：Ｊプロセソーリ・」はもっばらプログラマ
ブル制御手段を指し、この手段は好適な通信インタフェ
ースの動作を制御する。

１（ａｌ、ポスト・コンピュータから出力装置へのデー
タ転送 ホスｉ−・コンピュータから出力装置゛へ２段階で、１
度に１文字ずつデータを転送する。第１段階では、マイ
クロプロセッサの制御−１・で動作する特別目的の電子
ハードウェアにより、ポスト・コンピュータから通信イ
ンタフェースに設けられた一時出力給槓パソファにデー
タを晶速ニ転送する。第２段階において、ホスト・コン
ピュータの動作から独立し、出力装置が達成できる比較
的低速のデータ転送レートで、１度に１文字ずつ、出カ
バソファに一時的に蓄積されたデータを出力装置に転送
する。

ポスト・コンピュータから出力装置１にデータを転送す
る従来動作は、中間動作を伴なって行なっており、この
中間動作において、マイクロプロセッサはポスト・コン
ピュータが供給したデータを読取り、その後このデータ
を適当な出力バッファ・データ蓄積ロケーションに書込
んだ。しかし、この方法は比較的時間がかがる。

本発明の好適な実施例においては、」１述の特別１」的
の電子ハードウェアが、マイクロプロセッサリ・によの
データを読取ったり書込んだりする必要がなく、ポスト
・コンピュータがｍ給したデータを［１１カバツフアに
直接蓄積するのを容易にする。

通信インタフェースが出力用の他のデータ用文字を自由
に取込めるまでのポスト・コンピュータの動作サイクル
数を減らして、ホスト・コンピュータの動作時間の利用
を最も効果的にする。

１＋Ｉ１１．入力装置からボスト・コンピュータ’Ｓ　
（７）　データ転送 データはまた、２段階で、１度に１文字ずつ、入力装置
からホスＩ・・コンピュータに転送する。

第１段階において、入力装置が達成できる比較的低速の
データ転送レートで、ホスト・コンピュータの動作から
独立して、入力装置から受けたデータを通信インタフェ
ース上に設けた人力ｆｔｆ積バッファに一時的に蓄積す
る。第２段階において、ホスト・コンピュータが入力デ
ータを自由に取込めるとき、１度に１文字ずつ、−待人
力蓄積バッファからポスト・コンピュータにデータを重
連転送する。

この第１データ入力段階は、ホスト・コンピュータの動
作と独立して通行するので、ホスト・コンピュータがそ
のデータを取込むには忙し過ぎても、人力データを失な
う１Ｊ能１１１は除かれる。

■、ン゛１１ツク図の概吐 第１図は本発明による通信インタフェースの好適な実施
例のブロック図であり、この通信インタフェースは、ホ
スト・コンピュータ（図ボ廿ず）及び最高４個の出力装
置間、並びにホスＩ−・コンピュータ及び最高４個の入
力装置ｉｆ間において非同期データ転送を同時に制御で
きる。

よって、この通信インタフェースは、４　（１１ｉ＋の
データ出力チャンネル及６４個のデータ入力チャンネル
を備えている。

マイクロプロセッサ（２４）が通信インタフェースの動
作を制御する。Ｉ’ｉＰＲＯＭ　（電子的にプログラム
弓部なリード・オンリ・メモリ）　（３８）番：１．マ
イクロプロセッサ（２４）が実行する一連の動作を定義
するファームウェア・プログラムを記憶する。スタティ
ックＲＡＭ　（ランダム”・アクセス・メモリ）　（２
６）ば１アドレス蓄積手段」として働き、一時入力及び
出力蓄積バッファに対するアドレス・ポインタのテーブ
ルを保持している。一時人力及び出力蓄積バッファは「
データ蓄積手段」、即ちダイナミックＲＡＭ（５４）内
にあり、ＲＡＭ制御器（４０）がこのＲＡＭ（５４）を
制御し、リフレッシュする。

独立した一時（循環）出力蓄積バッファ（０ＵＴＢＩＩ
Ｆ）　（２８）を、４つの出力チャンネルの各々毎にＲ
ＡＭ（５／Ｉ）内に設ける。同様に、独立した一時（循
環）入力蓄積バッファ　（ＩＮＢＵＦ　）（４８）を各
入力チャンネル毎にＲＡＭ（５４）内に設ける。出力蓄
積バッファ　（２８）の各々は、２．０４８（＋６１の
逐次アドレス指定可能な１バイトの蓄積ロケーションを
備えている。出カバソファＩ目Ｖロケー゛ジョンは１対
で用いて、データ用文字及び「属性コード」を蓄積する
。この属性コートば後述する如く、データ用文字を出力
装置に転送する際の状態を制御する。よって、各出カバ
ソファは１バイトの蓄積ロケーションを１　、０２４対
含んでいる。しかし、　１　、０２２対の給積Ｉ：Ｉケ
ーションのみが各バッファに実際に利用される。これは
、バッファ・ポインタ・アドレス比較動作に時間がかか
るのを避ける。もしそうでなければ、特定のバッファ内
の最も古いデータ用文字を新しく受けたデータ用文字に
より重ね書きするかを決定するのに、この比較動作がめ
られる。よって、各出カバソファの蓄積容量は、１　、
０２２デ一タ用文字プラス１　、０２２属性コードであ
る。属性コードにより、特定の出カバソファ内に蓄積さ
れた各データ用文字は、実際には同じ出力バッファ内に
蓄積された次のデータ文字から分離しているが、それに
もかがわら］゛出カバソファは１　、０２２（１１１１
の「逐次アドレス指定ＩＩｆ能な」データ蓄積ロケーシ
ョンを備えている。各人カバソファは２．’０４８個の
逐次アドレス（１↑定可能なデータ蓄積ロケーションを
イｉηえている（即ち、各入力へソフッは最大２，０４
８個のデータ用文字を蓄積する）。

各々が４個の入力／出力チャンネル対を制御するノｆｔ
　ｒＩｉｉ　４１１＆Ｉの通信インタフェースを単一の
ホスト・コンピュータと共に用いてもよい。スイッチ（
４７）　（第１図及び第５図）を設定して、ポスト・コ
ンピュータがアドレス指定可能な４１１＾（のコードの
１り６１個により、４個のインタフェースの各ルを識別
してもよい。

ｎ（ａｌ、±スト・コンピュータから出力装置へのデ二
久転疋 通信作動ｒｉＪ能（ＴＩ？ＩＩＹ）フラグを各出力チャ
ンネル用に維持し、通信インクフェースが特定のチャン
ネルを介して出力用の新たなデータ用文字を取込み可能
なときを、ポスト・コンピュータに知ら丑る。ハードウ
ェアＴｌ１ＤＹフラグは、ホスト・コンピュータの直接
割込みを容易にする。

割込みが禁止されてホスト・コンピュータがデータを出
力している場合、送信制御／状態レジスタ（ＴＣ５１１
）　（１，２）に保持されたＴＩ？ＤＹフラグをポスト
・コンピュータが間合わせる。

ホスト・コンピュータは、ポスト・コンピュータ・バス
（ＩＥｉ）を介してデータ用文字を通信インタフェース
ｔこ供給する。８ビツトのデータ用文字を一時（ハード
ウェア）保持レジスタ（転送データ・レジスタ’Ｉ　（
ＴＢＩＩＦ）　（１Ｂ）に蓄積する。またホスト・コン
ピュータは、データ用文字を転送すべき出力装置に用い
る出力チャンネルを識別するアドレス情報を、アドレス
・デコーダ（２０）に供給する。この情報をデコードし
た後、アドレス・デコーダ（２０）は、マイクロプロセ
ッサ（２４）の動作を中断させる割込み制御器（２２）
をトリガする。次にマイクロプロセッサ（２４）は、Ｒ
ＡＭ（２６）内に記憶されたアドレス・ポインタ・テー
ブルから、次に逐次利用する可能なデータ蓄積ロケーシ
ョンを示すアドレスを得る。出力蓄積バッファに２８）
のこのデータ蓄積ロケーションは、データ用文字が転送
されるべき出力装置に関連する。次に後述する如く、転
送データ・レジスタ（１日）からデータ用文字がマイク
ロプロセッサ・バス（３０）を介して適当な出力蓄積バ
ッファ　（２８）に直接転送される。

マイクロプロセッサ・（２４）は、非同期通信インタフ
ェース・アダフ゛り（ＡＣＴＡ）　（４２）及びライン
・１ライハ（４４）の援助の丁に、従来方法で出力Ｍ８
Ｖバッファ　（２８）から関連した出力語：６“にデー
タを転送するのを制御する。１個のインタフェース・ア
ダプタを各人力／出力チャンネル対に割当て、各出力チ
ャンネルにライン・ドライバ（４４）を設ける。

カウンタ（ＴＣＯＵＮＴ）　（３２）を４個の出力チャ
ンネル毎に設け、後述の如く出力蓄積バッファ（２８）
がオーバーフローしないのを確実にする。

また後述する如く、連続したデータ用文字の時間遅廷し
た出力用の各出力チャンネル毎にプログラマブル・タイ
マ（ＰＴＭ）（３４）を設ける。

史に各チャンネル毎にプログラマブル・クロック発生器
（ＰＣＧ）（３６）を設け、後述の如くチャンネル・デ
ータ転送レートを制御する。

ｎ　（ｈｌ　、人力装置からホスト・コンピュータへノ
テ］外入女 ライン・レシーバ（４６）　（各人力チャンネル毎に］
（ｌｌ＋＋）は人力装置からの直夕１１人カデータを関
連したインタフェース・アダプタ（４２）に伝達する。

このインタフェース・アダプタ（４２）は、人力データ
を並列形式に変換し、次にマイクｒ：Ｉプロセソザ（２
４）の動作に割込みをかける。

マイクロプロセッサ（２４）は受信したインクフェース
・アダプタ（４２）からの入力データ用文字を、データ
受信する出力装置に関連する任意の人力蓄積バッファ　
（４８）に転送する。次にマイクロプロセッサ（２４）
は、入力蓄積バッファ（４８）に一時的に蓄積されたデ
ータ用文字を、１度に１文字ずつ（バー（・′ウェア）
受信バッファ　（１ｌｎＵＰ）　（４９）に転送する。

各入力チャンネル／ｎ丁に独立したレシーバ・へソファ
・レジスタを設ける。

受信作動可能（Ｒ１？ＤＹ）フラグを各入力チャンネル
毎に保持して、新たなデータ用文字が関連した受信バッ
ファ　（４９）から読取られるのを待っていることをポ
スト・コンピュータに知らせる。ＲＩ？　ｒｌ’Ｉフラ
グは、ホスト・コンピュータの直接’ｉ’ｊ’ｌ込のを
容易にする。割込みがディスエーブル（禁ｌト）されて
ポスト・コンピュータカデータを人力し°ζいる場合、
このホスト・コンピュータは受信制御／状態レジスタ（
ＲＣ５Ｉ？）　０ωに保持された四ＤＹフラグを間合わ
せる。

Ｔ［（Ｃ１，（−±ンネル状態及び制御本発明の好適な
実施例の通信インタフェースは、この通信インタフェー
スがザービスする４個の人力／出力チャンネルの各々の
動作特性のポスト・二ｔンビュータによるソフトウェア
制御を容易にする。チャンネル（又はボート）状態レジ
スタ（ＰＳＴＡＴ　）　（１４）及びボート制御レジス
タ（ＰＣＴＩｌ）を各人力／出力チャンネル対毎に設け
る。適当なボート状態レジスタ（１４）を間合わせるご
とにより、ポスト・コンピュータは、特定の人力／出力
チャンネルの現在の動作特性を把ＩＭする。同様にポス
ト・コンピュータは、ｊ！ｉ当な二Ｉ−Ｆを特定のボー
ト制御レジスタに蓄積して、特定の入力／出力チャンネ
ルの現在の動作時４１１を変更する。

ホスト・コンピュータが把１屋及び／又は制御するチャ
ンネル特性は、大幅に自由であり、例えば、チャンネル
・データ転送レート及び１フラグド入力モード」機能を
含んでいる。ごのＩフラグド入力モード」では、関連し
た人力蓄４１ツバソファ（４８）が一杯の場合、特定の
入力装置による入力データ転送を終了する。ポスト・：
ｒンビュータ及びマイクロプロセッサ（２４）のｆｌｉ
適なプログラミングにより、これら特性の設定を変更し
て、通信インタフェースが動作しなければならない特定
の環境に適合するようにしてＪ）Ａ：、い。よって、第
１図のブロック図の説明においては、これら特性につい
てＮ’（−細に述べていない。

本発明による通信インタフェースは、マイク１１−）’
　ｍｌセソザ（２４）の動作をプログラムする特別１−
１的のマイクロ回路ハードウェア及びファームウェア（
即ちコンピュータ・プ１１グラム）の１！ハし」により
、データ転送１す１作を行なう。マイクロ回ｌｉ８及び
ファームウェア間の相ＬＩ−作用を次にＮ’ＤＩＩＩに
説明する。

ＩＩＩ　（ＩＩＩ　、レジスタ及びマイクロプロセッサ
割込み各人力／出力チャンネル対に関して、７個の１６
ビツト・レジスタを通信インクフェースに設置る。ボス
Ｉ〜・二１ンピュータカくアドレス・デコーダ（８（ｉ
）　（本発明の好適な実施例におけるマイクロブ「Ｊセ
ッサ及びＥＰＲＯＭマイクロ回１洛の回路図をンｒ＜ず
第２図参照のこと）を介してアドレス指定弓部なごれら
レジスタを用いて、ホスト・コンピュータ及び１ｌＴＩ
信インタフ工−ス間で、データ用文字、チャンネル制御
及び状態情報を伝達する。７　（１７ｒｌのレジスタの
内の６（１１、即ち、受信制御／状態レジスク００、送
信制御／状態レジスタ（１２）、ボート状態レジスタ（
１４）、転送データ・レジスタ（１８）、受信バッファ
（４９）及びボート制御レジスタについては既に述べた
。

第７番［」のレジスタは、後述する如くホスト・二Ｊン
ピュータからのデータ属性コードを通信インタフェース
に伝達するのに用いるデータ属憧ｌルジスタである。

１ｉバ性レジスタ、ボート制御レジスタ及び送信制御／
状態レジスタの各々は、データ出力動作に関連する。後
述する如＜Ｊデータ出力動作には３つの形式がある。即
ち、通電データ用文字の出力（送信制御／状態レジスタ
（１２）に関連）データ属性二Ｉ−ドの出力（属性レジ
スタに関連）、及びチャンネル制御情報の出力（ボート
制御レジスタに関連）である。特定の出力チャンネルに
関連して、任慈の時間に出力動作の形式は１つしか生じ
ないので、送信制御／状態レジスタが保持するアドレス
を用いて、属性レジスタ及びボート制御レジスタを維持
する。後述する如く、ｌ／レジスタビット４及び５をセ
ソｌ−して、これら３個のレジスフ形式を区別する。

一時保持レジスタは、データ出力動作期間のみ用いる。

反対に、ボート状態レジスタを用いて、状態情報をホス
ト・コンピュータに入力する。よっ′ζ、入力及び出力
動作は所定の入力／出力チャン不ル対に同時に生しない
ので、一時保持レジスタ内に保持されたアドレスを用い
て、ボート状態レジスタを保持する。

レジスタを次のように構成する。

受（Ｍ１ｍ完Ｊ’　（ＲＲｒｌＹ）　−−−−−−−−
−−−−−−−：　：、　ＨＩＨ１ｉｊ受信機割込みイ
ネーブル（ｌ？ＴＮＴＩＥ　）　−−−−’　：１；ｉ
　ｉ　ｉ割当てなし　−−−−−−−−−−−−−−−
−−−−−−−・−−一一一＝−−−−−−−−［；：
：：割当てなし一−−−−−−−−−−−−−−−−−
−−−−一−−−−−−−−−−−−−−−−−−−；
１１１：割当′（なし　−＝−−−−−−−一−−−−
−−−−−−−−−−−−−−−−−−−−−一−−シ
１：：：：す 浬１当てなし−−−−−−−−−−−−−−−−−−−
−−−−ｍ−・−−−−−−−−−−−−−−一−−−
−−−−・：：割当てなし一一−−−−−−−−−−−
−−−−−−−−−−一−＝−−−−−一−−−−−一
−−一−−−−−−−；ｉ連１！１ｊ゛ζなし一−−−
−−−−−−−−−−−−−−−−一−−−−−−−−
−−−−−−−−一−−−−−−−−−゛ｉ（ヱ１−　
へｌ太ヅ用り愼 １５へ・）３：割当てなし ７　：これは、ホスト・コンピュータに人力するため、
データ用文字を関連した受 信バッファ　（４９）に転送するときに、設定されるＲ
ＲｎＹフラグである。これは、ポスト・コンピュータが
受信バ・ノファの内容を読取ったときクリアれさる。

６　：このビットが設定されると、ＲＲＤＹフラグが設
定される毎にホスト・コンピュ ータ割込み要求が発生ずる。これはホ スト・プログラムによりクリアされる。

５〜’　Ｏ：　Ｊｆり当てなし 受信データ 与と・４廻と　説明及び動作 １５〜８；割当てなし ７〜０；ごれらのビットはホスト・プログラムにより読
取るべきデータ用文字を含ん でいる。関連した受信制御／状態レジ スタ内にＲＲＤＹフラグが設定された場合のみ、データ
は無効である。

ビ・・１・５と同じ状態−−−−−−−−−−一−−・
−一−−−−−−−−−−・−−−−−−・１１１１１
割当てなし一−−−−−−−−−−−−−−−−一一−
−−−−−−−−−−−−−−−−−−−−−−−−一
−−１：［１割当７なし一−−−−−−−−−−−−−
−−−−−−−−１−一−−−−−−１−１−−−−一
−１−１−０−１１１害り当７なし一−−−−−−−−
−−−−−−−、−２−１−１−−−一−−６−一−−
−−１−−−−−−−−−１暑１割当°ζなし一−−−
−−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−一一−−−−−−−−−−−−−−−−一−
−−１ビット　説明及び動作 １５〜８：割当てなし ７　：これは、ホス）ロコンピュータカ一時保持レジス
タ（１８）を介してデータを出力しているごとを示すＴ
ＲｒｌＹフラグである。

６　：このビットが設定されると、ＴＲｒｌＹフラグが
設定されるときはホスト・コンピ ュータ割込み要求が発生する。これは ホスト・プログラムによりクリアされ る。

５．４：これら２つのビットを市いて、このレジスタが
送信制御／状態レジスタ、属 性レジスタ又はボート制御レジスタと して解釈されることを示す。これが送 信制御／状態レジスタとして解釈され る場合、両方のビットは同じでなけれ ばならない（共にセット又はクリア）。

３へ・０：割当てなし ボート制御レジスタ（ＰＣＴＲ） 要求ピッｌ−７−〜−−−−・−一−−−−−−−−−
−−−−−−−−一−−−−−・・・・・・・・要求ビ
ット６　−−−−−−−−−−−−−一−−・−−−−
−一−−−−−−−−・　・　・　・　・　・　・クリ
アー−−一一−一−−−−−−−−−−−−−−−−−
−−−−−−−−−−−−−−−−一−−一部；：：：
：セソ＋−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−−−−−−−−−−−−−−−−
−−：　：：’、ｉ要求ピッ１３　−一−−−・−−−
−−−−−−−−−−−−−−−−−−−−−−−−−
−−−−一−−・：：：要求ビット２−−−−−−−−
−−−−−−−−−−−−−−−−・−−一−−−−−
−−−−−−−−−−・　・　・要求ビット１　−−−
−−−−−−−−−−−−−−−−−−−・・−−一−
−−−−−−−−−−−−−・−−−−・・要求ビット
ｏ　−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−−−−−・−一−−・ビット　祝
明及び動作 １５〜８二割当てなし ７　：バッファ制御要求ビット ６　：バッファ制御要求ビット ５．４：これがボート制御レジスタとして解釈される場
合、ビット５はクリアされ、 ビット４はセットされなければならな い。

３〜０：バッファ制御要求ヒソ１−０正確な要求プロト
コル用プログラミング部分内の 「−ボート制御要求」を参照のこと。

バッファ制御要求ビットの適当な設定により特定される
バッファ制御要求コードの概要を示す資料へを参照のこ
と。

繰返い＋１１序の開始−−−−−−−−−−−−−−−
−−一−−−−−−−シｉ：：ｉ：：：繰返し順序の終
了−−−−−−一−−−−−−−−−−−−−−−−−
一−−−；：ＩＩＩＩＩセット　−−−−−−−−−−
−−−−−−−−−一一−−−−−−−−−−−−−−
−−−−−一−−−−−−１：１ｉｉ１クリアー−−一
一一−−−−−−−−〜−−−−−−−−−一−−−−
−−−−−−−−−−−−一一−−−−二：：：：デー
タ１１１力禁１に−−−−−＝−−−−−−−−−−−
−−−一−−−−−−−−−−−−−・−・−［：ｉＩ
遅延ユニット 見ヱーし　説明及び動作 １５〜８二割当てなし ７　：セソ（・時、これは出カバ・ノファ繰返し順序の
第１文字を示す。

ら　：七ソト時、これは出カバソファ繰返し力１自序の
最終文字を示す。

５．４：これが属性レジスタとして解釈される場合、ビ
ン１−５をセットし、ビット４をクリアしなければなら
ない。

３　；ごのビットがゼットされると、文字はターミナル
に出力されない。

２〜０；これら３つのビットは、次の文字が出力される
前に要求された遅延を示す。

ピッｌ−７，６及び２〜０に関連した動作の詳細につい
ては資料へを参照のこと。

割当てなし 転送されたデータ （リ−内己社及−び動作 １５〜１＋−割当てなし ７〜０：これらのビットは、出カバソファへ、そして出
力装置に転送されるデータ用 文字である。

クリアー°−′−−−−−゛−−−−゛−°−−−−−
−′−−−−−−−−゛−−一−−′：：：ｉ：：：２
８１１’　（”、ｌ・Ｉ？ｌ・（ｊ　ｅ奸）”−゛−′
−°−゛−−−−−−−°”１冒冒１データ・オーバラ
ンーーーーーーーーーーー−一−−−−−−−−−−−
−−−−−”；；ｉ：：フレーミング・１工：ラ一　−
−−一−−−−−−−−−−−−−−−−−−−−−一
一一一′−Ｌ　１１割当′ζなし一−−−−−−−＝−
−−−−−−−一一一−−−−−−−−−−−−−−−
−−−−−−−−一−−−［；用１割当てなし゛−−−
−−−−°−−−−−“−゛−−−−−−−−−−−パ
−”−−−−−−−−−−一“−−−−−“ＩＩ割当′
ζなし一−−−−−−−−−−−−−−−−−−一−−
−−−−−−−−−−−−−−−−−一−−＝−−−−
−−−−・−＝１割当°ζなし一−−−−−−−−−−
−−−−−−一−−−−−−−−−−−−−−−−一・
−一−−−−−−−−−−−−−−−−−−；ビ・、ト
　説明及び動作 １５〜８：酋Ｉ当てなし ７　：クリアされると、このビ、、トは、ターミナル入
力状態がビット４〜６に反映 されることを示す。またセントされる と、このビットは、ボート制御要求状 態がビット４〜６に反映されることを 示す。

６　］セットされると、このビットは、２つの連続した
Ｉ’　ＣＴＲＬ　Ｃｌを入力装置から受けることを示す
。

５　：セントされると、このビットは入カバソファ又は
インタフェース・アダプタ がオーバフローしたことを示す。

４　：セットされると、このビットば停止ビットを期待
したように受信できなかっ たので、不適当に形成された文字を受 けたごとを示す。これは、通常、出力 装置から　ＲＩ？ＥＡＫコードを受けたことを怠味する
。

３〜０：割当てなし ’Ｎｆ！Ｉ当てられたピッ１−に関する動作の説明は資
料Ａを参照のこと。

ボーＩ・状態レジスタ（ＰＳＴＡＴ　）アドレス連１当
゛ζなし　。

セ・・１・−・−−−−−−一一一−−−−−−・−−
−−−−一−−−−−−−−−−−−−−−［１ｉｉｉ
；：１状態　１１１１ 割当′ζなし一−−−−−−−−−−−−−−−−−−
−−−一一−−−−−−−−−−−−−−−−一−−−
−−−ｊ；１；割当てなし−−−−−−−−−−・−−
−−−−一−・−−−−−−−−−一一一一−−・−−
−−−−−一−＝−−−−ｊ１１押１当てなし一−−−
−−−−−−−−−−−−−−−−−一−−−−−−−
−−−−−−−−−−−−−−一−−−−−−−−−：
１割当てなし一−−−−−−−−−−−−−−−−一・
−−一−−−−−−−−−−−−＝−−−−−−−−−
−−−−−−−一−−−−ニー＜−、江　説明及び動作 １５〜）（二割当てなし ７　二セントされると、このピッ１−は、ボート制御要
求状態がビット４〜６に反映 されることをネオ。クリアされると、 このビットは、ターミナル入力状態で ビット４〜６に１又１吹されることを示す。

６〜４：戻り状態ビット・コートについて資料Ａを参照
のこと。

３〜０：割当てなし 受信制御／状態レジスタθ０）及び送信制御／状態レジ
スタ（１２）は、マルチプレクサ（５８）及び（６〔Ｑ
　（本発明の好適な実施例におけるメモリ・アドレス及
びデータ制御マイクロ回路の荊略図をボず第５図参照）
によりアドレス指定される。マルチプレクサ（５８）は
その出力ライン用に、適当なチャンネルのＴＲＩＩＹフ
ラグ（後述の如くカウンタ（３２）に維持されている）
又は１？　１１　ｎ　Ｖフラグ（ラッチ（７０）に維持
されている）をｉ対訳する。マルチプレクサ（６６）は
その出力ライン用に適当なチャンネル・レシーバ又は転
送イネーブル・フラグ（ラッチ（６２）内に維持されて
いる）を選択する。ポスト・コンピュータがアドレス指
定可能な１６ビツト・レジスタ（１４）を用いて、ボー
ト状態レジスタ（１４）とする。同様に１対の］６ビツ
ト・レジスタが受信バッファ　（４９）となり、単一の
フリップ・フロップが転送データ・レジスタ（１８）と
なる。後述の如＜　、ｉｉｎ信インタフェース内に設け
られた特別なハードウェアが転送データ・レジスタ（１
８）に保持されるデータ用文字を受ける適当な１Ｂカバ
ソフア涜積ロケーシヨンを直接決定するのを容易にし、
かつその蓄積「１ケーシヨンにデータ用文字を直接転送
するのを容易にするので、各出力チャンネル毎に独立し
た転送データ・レジスタを設ける必要がない。

マイクロプロセッサ（２４）　（第２図）の第１割込め
要求（ＦＴＲｎ）機能を用いて、転送データ・レジスタ
（１８）からのデータ用文字又は属性二１−ドを出力蓄
積バッファ　（２８）に転送すると共に、受信へソファ
（４９）からのデータ用文字をホスト・コンピュータに
転送する。ＦＩＲＱ割込みを用いて、ホスト・コンピュ
ータが転送データ・レジスタ（１８）を介して通信イン
タフェースに転送するチャンネル制御情報を処理する。

フィクロプロセッサ（２４）の割込め要求（ＩＲＱ）ｔ
ｍ能を用いて、出力苗積バッファ（２８）からのデータ
用文字を関連した出力装置に転送するか、入力装置から
のデータ用文字を関連した入力凸積バッファ　（４８）
に転送する。

マイクロプロセッサ（２４）の動作をプログ°ラムする
ファームフェア内に含まれた自己試験ルーチンが、マイ
クロプロセッサ（２４）のマスク不ｆｉｌな割込み（Ｎ
ＭＩ）機能を利用する。

ＩＩＩ　（Ｉｌｌ　、マイクロプロセッサ・ファームウ
ェアこの明８ＩＩＩ書の資料Ａは、本発明の好適な実施
例におけるマイクロプロセッサ（２４）の動作をブＩＩ
Ｉグラムしたファームウェアのソース・コードのリスト
である。

資料Ａに含まれた１−メインライン」ルーチンは、割込
のが行なわれない間、連続的に走る。

メインライン・ルーチンの各階段は異なる入力／出力チ
ャンネル対を処理する。よって、メインライン・ルーチ
ンの４段階が４　（１１ｉ１のチャンネル対のすべてを
処理するのに必要である。メインライン・ルーチンは、
人力蓄積バッファ　（４８）から受信バッファ（４９）
へのデータ転送及び出力＃積バッファ　（２８）から関
連した出力装置へのデータ転送を開始する。

資ＩＩ！ｌ　Ａは、−ヒ述したＦＩＲＱ及びＩＲＱ割込
のを処理するためのＦＩＲＱ及びＩＲＱ割込みサービス
・ルーチンを更に含んでいる。

また資料Ａは、通信インタフェース内のメモリ装置、タ
イマ及び入力／出力ボートがｉｌＥ常かを試験するため
に設けた多（の自己試験及び診１折ルーチンを含んでい
る。

多くの説明的二１メントを含む資料へから当業、イには
ファームウェア・プログラミングが理ＩＷできよう。

ＩＩ　（Ｃ１、ボスト・二１ンビュータから出力装ｊｉ
９１へのデータ転送 フィクロプロセッサ（２４）は送信制御／状態レジスフ
（１２）に維持されているＴ　ｌ？　ｎ　Ｙフラグを用
い、関連した出力チャンネルを介してデータ用文字を出
力することを、ホスト・コンピュータに知らせる。ホス
ト・：コンピュータ１．：１その割込めをイネーブル又
はディスエーブルされて動作する。（送信制御／状態レ
ジスタ（１２）は、各チャンネル対に転送割込みイネー
ブル　フラグをり！に含んでいる。）ポスト・コンピュ
ータ割込みがイネーブルされた場合、４つのＴＲＤＹフ
ラグの仕慈のものがセットされると、ポスト・コンビー
フーータの動作ムこ割込みを受ける。

；１１す込めがかかると、ポスト・コンピュータはこの
ポスト・コンピノ、−夕動作の制御を適当な割込めサー
ビス・ルーチンに転送する。このルーチン４１、割込み
を起こしたＴＲＩ）Ｙフラグに関連したチャンネルに出
力するのにデータが利用可能かを’Ｉ’１１断し、利用
可能ならば、データ用文字をそのチャンネルに出力する
。ポスト・コンピュータ割込みがディスエーブルされた
ならば、ポスト・コンピュータは周期的に送信制御／状
態レジスフ（１２）内に保持されたＴｌ１ｒｌＹフラグ
を検査して、データ用文字を特定のチャンネルに出力す
るか否かを判断しなければならない。

ホスト・コンピュータはそのデータ・ラインｎ　００〜
ＤＯ７によりデータを出力する。意図したデータ用の特
定の１ｌＴＩ　ｆＦｔインタフェース、出力チャンネル
及びレジスタを識別するアドレス指定情報を、ポスト・
コンピュータがそのアドレス・ラインへ〇１〜八１７に
出力する。ライン・レシーバ（５０）　（第５図）を介
してアドレス情報をアドレス・デコーダ（２０）に伝達
する。このデ二１−ダ（２０）は、情報をデコートして
データ出力動作の３つの可能形式の１つを識別するよう
にプログラムされている。これら３つの形式とは次の通
りである。

１、通常データ用文字の出力 ２、データ属性情報の出力 ３、　チャンネル制御情報の出力 ＩＴＩｆｃｌ（ｉ）、通常データ用文字の出力アドレス
・デコーダ（２０）がｉｔｌ當デーデー文字出力動作を
検出すると、その出力線ＴＲＵｌ’Ａ及びＴｎｌｌｌ’
ｎは共にＬ高」にセントされる。データ及びアドレス情
報を供給した後、ホスト・コンピュータはＭＳＹＮスト
ローブ・パルスを発生して、データ及びアドレス・ライ
ン十の情報が安定し、レジスタにラッチされたことを示
す。ＭＳＹＮストローブ・パルスによりトランシーバ（
８４）から転送データ・レジスタ（１８）にデータ用文
字をラッチする。同時に、アドレス・デコーダ（２０）
のＴ旧＋１１八及びＴ　Ｂ　Ｕ　ＩＩ　８出力がフリッ
プ・フロップ（５６）　（本発明の好適な実施例におけ
る入力／出力制御マイクロ１１旧俗の回路図を示す第４
図参照）にラッチされる。このフリップ・フロップ（５
６）は、ライン０ＵＴ１１　、八ＴＴＩＩ及びＰＯＲＴ
Ｉ１に３つの０■能なデータ出力動作のどれが進行中か
を独特に識別する３つの信号の１つを出力する。

通常データ用文字出力動作が進行中ならば、０１１ＴＩ
Ｉラインεま１（１である。属性コード出力ｆｌｔｌ＋
作が進行中ならば、ＡＴＴ１１ラインが１低」である。

また、チャンネル制御情報出力動作が進は中ならば、Ｐ
ＯＲＴｉｉＯＲＴｉミラインある。

フリップ・フロップ（５６）のｏｕＴｔｔ　、＾ＴＴＩ
　１及びＰＯＲＴＩ　Ｉ出力信号を割込み制御器（２２
）に供給する。これら信号を割込み制御器（２２）にラ
ッチするごとにより、割込み制御器（２２）のＩＲＱ出
カシカライン低」となり、マイクロブ１：１セツサ（２
４）にＦＴＩ？口割込み要求を知らせる。

次にマイクロプロセツサ（２４）　４；Ｉ：制御を適当
なファームウェアＦＩＲ口割込みサービス・ルーチンに
転送する。

割込み制御器（２２）を便利に利用して、ｒｒＲＱＪ形
式の割込み要求を発生させる。しかし好適な実施例にお
いて、Ｉ’　ＰＩｌ？ＱＪ形式の割込み要求が発生ずる
ように割込み制御器（２２）を適合させる。　ＦＰＦ？
ＯＭ　（３８）　（第２図参照）番１、ＩＲＱ及びｐＨ
ｌ（１割込み号−ビス・ルーチンに対するポインタのテ
ーブルを記憶している。ＩＲＱ割込みサービス・ルーチ
ン・アドレスのテーブルの基本アドレスの一ト位４ビッ
トを、割込み制御器（２２）　（第４し１）に都合よく
直接供給し、適当なＩＲＱ割込みサービス・ルーチンの
アドレスを含むロケーションにおけるテーブルをボずよ
・うにこれらアドレス・ビットをオフセットする。

１ノ１他的オア・ゲート（６４）は、更に予備的なオフ
セットをこれらアドレス・ヒツトに行ない、割込み１１
ｉ１１宿１器（２２）に（Ｊ４給された基本アドレスが
、ＩＲＱ割込みサービス・ルーチンのアドレスのチーフ
ルの初めではなく、Ｆ［ＲＱ割込みサービス・ルーチン
のアドレスのテーブルの初めをボずようにする。よって
、割込み制御器（２２）絹−フイクロブロセソサ（２４
）に、ｉ所当なＦＩＲＯ占り込みサービス・ルーチンの
アドレスを示すベクトルをイＪ（給する。

マイクロプロセッサ（２４）はＦＴＲＱ割込みをサービ
スするＹｉｌｌ、備ができたごとを示すので、割込み制
御器（２２）のＳ　Ｔ　ｌ？　Ｉ！Ｔ　Ｃ１１出カライ
ンが「低」になり、フリップ・フロップ（６８）　（本
発明の好適２に実施例にお＆ＪるＲＡＭ及びＲＡＭ制御
マイクロ回路を示す第３図を参照）をセントする。

セットされると、フリップ・フロップ（６８）はＦＩＲ
Ｏ割込みが進行中であることを示す。

１ぐＡＭ（２６）は、出力蓄積バッファ（２８）の各々
における次に利用可能な逐次蓄積ロケーション、関連し
た出力装置’ｉｉｌにまだ出力されない各出力蓄積バッ
ファ（２８）内の１最古の」データ用文字のロケーショ
ン、及び各人力ｆｆｉ　Ｘｆｉバッファ　（，１１０に
対応するポインタを示すアドレスのテーブルを記憶して
いる。マイクロプロセッサ（２４）により制御が転嫁し
たマイクロプロセラ４ノー・ファームウェアＦＩＲ口割
込めサービス・ルーチンは、ＲＡＭ（２６）から、転送
データ・レジスタ（Ｉｌｌ）に保持されたデータ用文字
を受けるべき次に利用可能な逐次蓄積ロケーションの出
カバソファ・アドレスを得る。ＲＡＭ（２６）の八６及
び＾７アドレス・ラインは、ｊＪｒｌ信インタインタフ
エースビスする４つの出力チャンネルのどれがデータ用
文字を受けるのかを示す２ビット信号を受ける。よっ°
ζ、ＲＡＭ（２６）内の適当な出力チャンネル・アドレ
ス・ポインタ・テーブルに即時のオフセットを行なう。

マイクロプロセッサ（２４）は次に、アドレス指定され
た出カバソファ・ロケーションにデータ用文字を書込も
うと試める。しかし、マイクロプロセッサ・ハス−にの
マイクロプロセッサ（２４）からのテ゛−タを制御する
８進バス・トランシーバ（７２）（第２図参照）は、Ｆ
ＩＩＩＯ割込みが継続期間中、ディスエーブルされる。

よって、マイクロプロ七ソー１．Ｉ・（２４）はデータ
用文字を出力バッファに７１込もうとするが、実際には
、その文字は出カバソファに１七込まれない。代わりに
、転送データ・レジスタ（１８）がイネーブルされ、そ
このデータ用文字がマイクロプロセツサ・バスを介して
、マイクロプロセッサ（２４）がアドレス指５ｊ二する
出カバソファ蓄積ロケーションに直接転送される。」−
述したハードウェアにより、転送データ・レジスタ（１
８）からのデータ用文字を適当な出カバソファ蓄積ロケ
ーションに転送する際に、中間の読出し／凋込め動作の
必要がない。よって、４つの出力チャンネルをサービス
４−るのに、単一のフリップ・フロップ（１８）と単一
のｒ’ＩＲＱ割込みサービス・ルーチンで十分である。

マイクロプロセッサ・ファームウェアＦＩＲＱ割込めサ
ービス・ルーチンは次に出カバソファ・ア１−“レス・
ポインタを２だけ増分させるので、ポインタは、用カバ
ソファ内の次に逐次使用可能なデータ蓄杷ロケーション
をポす。（上述の如く、各データ用文字を記憶した出カ
バソファに属性ご１−トを蓄積する。よって、各データ
用文字に２つの出カバソファ蓄積ロケーションを使うの
で、ポインタを７だけ増分しなければならない。）増分
したポインタをＲＡＭ’（２６）に配置するには、２回
の居込み動作が必要である（アト１／スが１６ビツトｊ
長で、１度に８ビツトしか居込めないため）。アドレス
・ポインタの上（〜＞８ビツトをＲＡＭ（２６）に１！
；込む前に、出カバソファの最後に利用可能な逐次〃ｆ
積ロケーシｊンのアドレスを超えてポインタが増分した
場合、８進バス・ドライバ（７４）がアドレス・ポイン
タを調整して、出カバソファの初めを示す。

これは、出力蓄積バッファ　（２８）がマイクロフ゛ｒ
：Ｉセッサ（２４）のアドレス空間の既知の位置に配置
されているからである。好適な実施例において、８進バ
ス・ドライバ（７４）は、ＲＡＭ（２ｆｉ）にＩｌｌ込
まれる前に、アドレス・ポインタの１位８ビツトの代わ
りにｒｌＯｃｃＩＸＸＸｊ（２進）を用いる。文字１’
　ＣＣＪは通信インクフェースにサービスされる現在の
出力チャンネルの数を恕味し、文字ｒ’　Ｘ　Ｘ　Ｘ　
Ｊはアドレス下３ビットを意味し、変化しない。

アドレス・ポインタの下８ビットは［そのままで、Ｉ　
ＲＡＭ　（２６）に書、込む。下８ビットが書込まれる
ので、フリップ・フロップ（６日）はクリアされて、Ｆ
ｒ１ｌＱ割込みの完了を示す。アンド・ゲート（７６）
　、（７８）及びナンド・ゲート（８０）が完ｒ信号を
発生ずる。特に、フリップ・フロップ（６８）がセット
され（即ちＦＩＲ口割込みが継続中）、データ出力動作
が継続中で（即ちＲ／Ｗラインが１低」）、情報がＲＡ
Ｍ（２６＞に居込まれている（即ちラインＲＡＭが「低
」）のとき、アンド・ゲー１−（７６）の出力は「高」
である。アンド・ゲー１−　（７６）の出力をアンド・
ゲート（７８）に供給する。アンド・ゲート（７８）の
他の入力は、マイクロプロセッサ・７１ルス・ラインの
ビットＯを反転したものである。よって、マイクロプロ
セッサ（２４）がアドレス指定したロケーションが偶数
ならば、アンド・ゲート（７８）の出力は「商」である
。マイクロプロセッサ（２ｖｌ）でストローブされるナ
ンド・ゲート（８０）にアンド・ゲー１−　（７８）の
出力を供給するので、フリップ・フロップ（６８）がオ
フに変化し、次にアンド・ゲー１−　（７６）がオフに
変化して、フリップ・フロップ（６８）がリセットされ
るのを防止する。

出力蓄積バッファ（２８）は循環型であり、好適な実施
例におい°ζは、各々がタイナミソクＲＡＭ（５４）内
の連続したアドレス空間の２，０４８バイトから成る。

スタティックＲＡＭ（２６）内に蓄積されたアドレス・
ポインタ・テーブルは、各出カバソファ内の次に逐次利
用可能な蓄積ロケーションのアドレス（即ちバッファ「
開始」アトｌメス）、及び特定の出カバソファに関連し
たチャンネルによりサービスされる出力装置にまだ出力
していない各出力バッファに蓄積された１最古の」デー
タ用文字のアドレス（即ちバッファ１終Ｙ」アドレス）
のポインタを含む。

出カバソファに蓄積された文字が関連した出力装置に転
送される毎に、１−終了」アドレス・ポインタは２だけ
増分されるので、出カバソファ・データ蓄積ロケーショ
ンは新たなデータ用文字を取込めることを示す。

上述の如く、ポインタ・アドレスが出カバソファの最終
データ蓄積ロケーションのアドレスを超えて増分した場
合、８進バス・ドライバ（７４）は、ＲＡＭ（２６）に
蓄積された出カバソファ・アドレス・ポインタがバッフ
ァの初めを不ずように「ラップアラウンド」するのを確
実にする。しかし、出力装置にまだ転送されていないデ
ータを記憶するバッファ蓄積ロケーション内に新しいデ
ータを蓄積することにより、出カバソファがオーバフロ
ーしないように注意しなければならない。これを、リッ
プル・カウンタ（３２）　（第５図）の助けにより行な
う。

ＲＡＭ（２６）に蓄積された出力バッファの１開始」及
び「終了」アドレス・ポインタを比校するごとにより、
マイクロプロセッサ（２４）の動作を制御するファーム
ウェアは、特定の出カバソファが少なくとも１２８（Ｉ
Ｉｌｌの付加データ用文字を蓄積する充分な余裕がある
かを判１１ｉしてもよい。このバッファが１２８１固の
付加データ用文字のための余裕がある場合、このバッフ
ァに関連したリップル・カウンタをクリアする。そうで
なければ、（データ用文字を転送データ・レジスタ（１
８）に蓄積する毎に、デ、コーグ（８２）によりクロッ
クされる）カウンタは、計数を持続する。計数が１２８
に達すると、カウジタはオーバフローする。このカウン
タの出力がＴＲＤＹフラグを構成し、このフラグは、カ
ウンタがオーバフローするとクリアされ、付加データ用
文字を関連した出力≠ヤンネルに転送すべきでないこと
をホスト・コンピュータに知らせる。関連した出カバソ
ファの少なくとも　１２８個のロケーションが自由にな
るまで、マイクロッ”ロセ・ノサ（２４）の動作を制御
するファームフェアはカウンタ　（３２）をクリアしな
い（よって、ＴＲＩＩＹフラグを立てるごとにより、新
たなデータを関連したチャンネルに出力してもよいこと
をホスト・コンピュータに知らせる）。

マイクロプロセッサ（２４）は、従来のＩＲＱファーム
ウェア割込みサービス・ルーチンによるルーチン形式で
、出力蓄積バッファ（２日）からのデータを関連した出
力装置に転送する。特に、マイクロプロセッサ（２４）
はＲＡＭ（５４）（出カバソファが設けられている）か
らのデータ用文字を、このデータ用文字を受けるべき出
力装置に関連したインタフェース・アダプタ（４２）に
転送する。８進バス・トランシーバ（８８）　（第３図
）はＲＡＭ（５４）の出力駆動能力を＋Ｂｉめる。イン
タフェース・アダプタ（４２）は、データをＩＩ３２３
２Ｃレベルに変換するライン・ドライバ（４４）を介し
て出力装置に連続的に転送するために、データ用文字を
並列形式から直列形式に変換する。

Ｉｒ１ｆｃｌ　（ｉｉ　）　、データ属性情報の出力ホ
ス］−・コンピュータが出力する各データ用文字には、
１バイトの属性コードが先行している。データ用文字を
出力装置に転送する前に、マイクロプロセッサのファー
Ｊ２ウェアが属性コードを解読し、適当な動作を行なう
。代表的な属１！１には、例えば、次のデータ用文字を
出力装置に転送する簡に、マイクロプロセッサ（２４）
がある選択された時間だげ待たな＆Ｊればならないごと
を定める時間遅延コード、特定のデータ用文字を出力装
置に繰返し転送しなければならないことを示すデータ繰
返しコード等がある。

資料Ａは本発明の好適な実施例で用いる属性コー１−を
ｉ′を述している。

アドレス・デコーダ（２０）はそのＴ　ＩＩ　ＩＩ　Ｆ
　Ｒ出力ラインを「高」にし、　ＴＢ［ＩＦＡ出カシカ
ライン低−１にして、データ属性書込み動作力組本続中
であることを示す。転送データ・レジスタ（１８）は属
１１１コードを通當のデータ用文字の如くラッチする。

フリップ・フロップ（５６）のＡＴＴＩＩ出力を１低」
にセソ］・シて、属性書込み動作が継続中であることを
割込み制御器（２２）に知らせる。

割込み制御器（２２）は、マイクロプロセッサ（２４）
にＦＩＩＩＱ割込みを行ない、それをベクトル・アドレ
スと共に適当なＦＩＲＱ割込みサービス・ルーチンにイ
」（給する。ＦＩＲ［１割込みサービス・）１／−チン
は、属性二ノー１を受けるべき出カッ＜・ソファ・ロケ
ーションのアドレスをＲＡＭ（２６）から得、そして、
」一連の如く転送データ・レジスタ（１Ｂ）からの直接
転送により、そのロケーション内に属４＋１ご＋−）を
凸積する。

属性コードが出カバソファ内に蓄積された後は、ＲＡＭ
（２６）内の出カッ＼・ソファ・アドレス・ポインタは
更新されない。その理由は、ホスト・コンピュータが属
性コードに関連したデータ用文字を転送する前に、属性
コードを転送するからである。よっ′（、ホスト・コン
ピュータからデータ用文字を受けた後に出力）＼・ソフ
ァに蓄積するまでは、ＲＡＭ（２６）内の出カッ＼・ソ
ファ・ア１ルス・ポインタを更新してはいけなし）。

ＦＩＲＱ割込みの完Ｙを知らせるため、ＦＩＲＱ割込め
サービス・ルーチンはＲＡＭ（２６）の偶数アドレス・
スクラッチ・「ｌケーションにダミー書込め動作を行な
い、アンド・ゲー）　（７６）　。

（７８）及びナンド・ゲート（８０）にまり子連の如く
フリップ・フロップ（６８）をリセットし、ＦＩＲＯ割
込み状態をクリアする。

マイクロプロセッサ・ファームウェアによりブ１コグラ
マブル・タイマ（３４）　（第４１４１）を用いて、属
性コードが特定した任意のデータ出力の遅延時間を計る
。属１！１゛コードにおいて、特定された遅延Ｊ！−ド
をタイマにロードして、タイ−７を開始させる。タイマ
が中断したとき、マイクロプロセッサ（２４）の動作が
割込みを受け、次のデータ用文字を出力する。

ＩＩＩ　（ｃｌ　（ｉｉｉ　）　、チャンネル制礁情濯
ｐ町匁データ出力動作の第３の形式は、ポスト・コンビ
ュータによるチャンネル制御情報の転送である。マイク
ロプロセッサ・ファームフェアがこのＩ’Ｎｔ報に割り
込みをか＆Ｊ、次に、適当な形式の特定チャンネルの特
性を８１ｉＪ整する。制御される代表的なチャンネル特
１１１：に、チャンネル・データ転送レーＩ・（好適な
実施例においては、１５０ボー及び１０．２（１０ボー
の間で可変）、入力及び／又（，１出カバソフアの内容
をクリアする能力、関連した人力蓄積バッファ（４８）
が一杯の場合に人力装置のデータ転送を終了させる「フ
ラグド人力」機能を含むことができる。資料Ａは好適な
実施例において制御されるチャンネル特性をＡ’Ｆ述し
ている。

７トレス・デコーダ（２０）はその出力ラインＴ　Ｂ　
ｔｌ　）ンＢを［イ氏」にし、Ｔ［ｌＵＦ八を「高」に
セット−Ｍ（ポスト−：＋ンピュータがチャンネルＨｉ
ｌｌ　御情報を転送していることを知らせる。ホスト・
：コンピュータが転送したチャンネル制御情報の１ハイ
Ｉ・が転送データ・レジスター（１Ｂ）にラッチされる
。」二連の如く、フリップ・フロップ（５６）はそのＰ
ＯＲＴｉ　１出カラインを１低」にセン１へするので、
チャンネル制御データ出力動作が継続中であることを割
込み制御器（２２）に知らせる。割込島制御器（２２）
は次にベクトル化されたＦＩＲＱ割込みを行ない、それ
によってマイクロブＩ′：１セソザ（２４）の制御を適
当なファームウェア割込めサービス・ルーチンはＦＩＩ
ＩＱハードウェアをディスエーブルしくよって史にＦＩ
Ｉ？Ｑ割込めをディスエーブルし）、転送データ・レジ
スタ（１８）の内容を直接読取ってチャンネル制御情報
を得、その情報をデコートし、ファームウェア・プログ
ラミングが定義したように適当なチャンネル制御命令を
実行する。ＦＴＲＱハードウェアが１１１びイネーブル
され、割込めサービス・ルーチンが終了する。

ブ［１グラマプル・タイマ（３６）は、連続データ用文
字の遅延した出力をイネーブルするタイマ（３４）と同
じ装置である。タイマが出力した矩形波の周波数を制御
する適当なコート　（ボート制御レジスタを介してホス
ト・コンピュータが供給する）をタイマ（３６）にロー
ドする。この矩形波を用いて関連したインタフェース・
アダプタ（４２）をクロックして、特定の入力／出力子
・センネルにより転送するデータのレートを決定する。

ＴＩＩ　ｆｄ＋　、人力装置からホスト・コンピュータ
へのデータ入力 本発明の好適な実施例の１ｌｌｌ信インタフエースは、
最ｌｒ＋；　４個の入力装置をサービスする。人力装置
ｆｆは的列形式の人力データを、ライン・レシーバ（４
６）　（各入力チャンネル毎にＮ１１ｒｌ）を介しく供
給する。これらライン・レシーバ（４６）は、ＩＩ３２
３２ＣレベルからＴＴＬ電圧レベルに変換し、このデー
タを関連したインタフェース・アダプタ（４２）に転送
する。受信を行なうインタフェース・アダプタは、直列
入力データを並列形式に変換し、ＩＲＱ割込み信号を発
生して、マイク「Ｊプロセッサ（２４）の動作に割込み
をかける。マイクロプロセッサ（２４）は次にインタフ
ェース・アダプタ（４２）の各々を間合せ、４個の装置
のどれが割込のを行なったかを判断するく即ら、どのチ
ャンネルがデータ用文字を受けたか全判断する）。この
判断が行なわれると、−マイク１：２プロセッサ（２４
）は、入力文字を受けるべき次に逐次利用可能な大カバ
ソファ蓄積ロケーションのアドレスをＲＡＭ（２６）か
ら得、その人力文字をそのアＩレスに蓄積し、次にＲＡ
　Ｍ　（２６）のアドレス・ポインタを増分する。

人力バッファが一杯の場合、そのデータ用文字を捨゛Ｃ
１関連したボート状態レジスタ（１４）のビット５をポ
スト・コンピュータの間合せ用にセットして、データ用
文′字を失なったことをホスト・コンピュータに伝える
。

通常、マイクロプロセッサ（２４）は人力バッファ・ア
ドレス・ポインタを越験して、ホスト・二１ンビュータ
に転送されるのを待っているデータが入力蓄積バッファ
（４８）内に存在するかを刊ｔｌｊｉする。空の人カバ
ソファが検出されない場合、ポスト・コンピュータにま
だ転送されていないバッファ内の１゛最古の」データ用
文字をそのバッファから取出し、関連した受信バッファ
（４９）に書込む。受信バッファ（４９）は２　（１１
＋１のマイクロ回路レジスタから構成され、これらの１
／ジスタは４つの人力チャンネルの各々に１個が割当て
られる４個の８ビツト・レジスタとｌ「る。受信バッフ
ァ（４９）を介してホスト・コンピュータに入力データ
を供給することにより、人力データが待っていることを
ポスト・コンピュータが知、らされたとき、蓄積バッフ
ァから入力文字を（ｑるためにホスト・コンピュータが
待機しなくともよいことを確実にする。ホスト・コンピ
ュータは受信バッファ　（４９）からのデータ用文字を
双方向性トランシーバ（８４）を介して速やかに受け取
るので、データ入力動作を行なう時間が最少になる。

データ用文字を特定の受信バッファ（４９）に蓄積する
と、関連したＲＩＩＤＹフラグをセットして、データ用
文字が受信バッファ（４９）で待機しており、ポスト・
コンピュータがそこから読取れることをポスト・：１ン
ビユータに知らせる。

ホスト・コンピュータ受信割込みが特定の入力チャンネ
ル用にイネーブルされると、そのチャンネル用にＩ？Ｉ
？ＤＹフラグをセットして、ポスト・コンビュータに自
動的に割込みをかける。そして、このボスＩ−・コンピ
ュータは、受信バッファ　（４９）からのデータ用文字
を読取る適当な割込めサービス・ルーチンに制御を引継
ぐ。ホスト・コンピュータ受信割込みがディスエーブル
されると、ホスレコンピュータは、受（ｉ　？ｉｌ制御
／状態レジスタ０ωに保持されているｌ？ｌ？ｎＹフラ
グを周期的に試験し、受信バッファ　（４９）内でデー
タ用文字がホスト・コンビュータに入力されるのを待機
しているかを判断しなければならない。

アドレス・デコーダ（２ｏ）は、ボスト・コンビ上−夕
が供！した受信バッファ・！／レジスタアドレスを判断
して、ポスト・コンピュータが受信バッファ（４９）か
らデータ用文字を読取ったかを判断する。檜１がる判断
により、デコーダ（２０）は、クヮド・ランチ（７ｏ）
で構成される４　１１１１のランチの１つをクリアし”
で、関連したＩ？ｌ？ｎＹフラグをクリアする。ランチ
（／１０）の４つの出力ラインは、各人カチートンネル
毎のＲＲＤＹフラグを反転している。

アトルス・デニ１−ダ（２ｏ）はそのＲ旧ＩＦＲ出カラ
インを１低」にセットして、ホスト・コンピュータが受
信バッフｙ　（４９）からのデータ用文字を読取ったこ
とを知らせる。ｐｓ−ｊｍＲ信号がフリップ・フＴ、１
ツブ（５６）　（第４図）のＰＩＮＴ入力をｌ　＋ｌ’
ｌｉ　、１にし、次に２／４ライン・デコーダ（６０）
をイネーブルする。このデコーダ（６ｏ）は最初に受け
た人力文字の特定のチャンネルを表わす４つの信号の内
の１つを割込み制御器（２２）に供給する。割込み制御
器（２２）は次に目Ｒ口割込のを発生して、マイクロプ
ロセツサ（２４）を）内当なファームウェア割込みサー
ビス・ルーチンで制御する。このルーチンは、ＲＡＭ（
２６）の偶数アドレスに維持されたファームウェア？ｉ
ｉ製ｐｌ？ｎｖフラグをクリアする。よって、−ヒ」本
の如くフリップ・フロップ（６８）をリセットさ−トる
ごとにより、複製１？ＲＤＹフラグの更新は、１７＋１
１（］’Ｊ・−ビス・モードを終了させる。

本発明の好適な実施例の通信インタフェース内のマイク
ロ回路及び他の電子素子の素子名は第２ヌ１〜第６図に
示す。なお、第６図は従来のホスト・コンピュータ割込
み制御回路なので、その説明は省帖する。

資料Ｂは、本発明の好適な実施例におけるアドレス・デ
コーダ（２０）　（フィールド・プログラマブルＲＯＭ
パンチ・マイクロ回路）の動作をプ「１グラマプルする
マイクロコートのリストである。

小梁４ｆには明らかな如＜、−１−、述の好適な実施例
は、本発明を実現するこめの１例を示すのめである。当
業者に、は、本発明の目的を実現するために代りのマイ
クロ回路構成でも可能なことが理解できよう。同様に、
マイクロプロセツサ（２，１）の動作をプログラムする
ファームウェア７を、任意の特定の環境に適応する多く
の方法に適用さ−Ｕてもよい。よって、上述の本発明の
好適な実施例は本発明を限定するものではない。

発明の効果 十−ｉ！ｌｓの如く本発明によれば、データ蓄積手段を
設けるごとにより、ポスト・コンピュータを待機させな
いので、このホスト・コンピュータと入力／出力装置間
のデータ転送を旺速に行なうことができる。

【図面の簡単な説明】

第１図は本発明の好適な実施例のブロック図、第２図は
第１図のマイクロプロセツサ及びＥＲＩＩＯＭマイクロ
回路部分の回路図、ｉ第３Ａ図及び第３Ｂ図Ｃａｔ第１
図のＲＡＭ及びＲＡＭ制御マイクロ回路部分の回路図、
第４Ａ図及び第４Ｂ図は第１図の人力／出力制御マイク
ロ回路部分の回路図、第５Δ図及び第５１３図は第１図
のメモリ・アドレス及びデータ、ｌｉｌ制御マイクロ回
路部分のｌｒ！ｌ路図、第６し１仁１、ｆ８１図のボス
イ・コンピュータ割込み制御マイク＋：＋　ｌｉ＋ｌｌ
洛の回＋ｚＲ図である。なお、第３Ａ図は第３Ｂ図の−
１−側となって一体となり、第４Ａ図及び第５Ａ図は夫
々第４′ｈ図及び第５Ｂし１の左側となって一体となる
。 図におい′（、（２４）はプログラム０Ｊ能な制御手段
、（５４）はデータ蓄４１＋Ｊ手段である。 月孔続ネ１（ｉ−ＴＴＥ書　く方式） 昭和５９年１２月２５１］ ’１４＋許庁ＩＺ、官　志　賀　学　ｂば、１、事件の
表ボ 昭和５９年　特　許　願　第１５８５３０号ｊ（、補Ｉ
Ｉ−を）ｌる宿 “１１件との関係　特許出願人 ４、代理人 〔；、袖山により増加する発明の数 ７、袖山の対象　明細−４１の発明の詳細な説明の欄−
）・及び図面。 ２（、袖山の内容 （１）明細書中、第６３頁〜１４９頁の１質利八」を削
除する。 （２）同、第１５０頁〜１５１頁の１資料Ｂ」を削除す
る。 （３）図面を別紙のとおり訂正する。 以」二

Claims (1)

【特許請求の範囲】
1. ポスト・コンピュータ並びに入力装置及び出力装置の少
   なくとも一方の間のデータ転送を制御する１１９倍イン
   タフェースにおいて、プログラム可能な制御手段と、該
   制御手段によりアドレス指定されるデータ蓄積手段とを
   具え、上記制御手段は、上記ポスト・コンピュータ及び
   上記データ蓄積手段の間のデータ転送を制御すると共に
   、上記データ蓄積手段並びに上記人力装置及び出力装置
   の少なくとも一方の間のデータ転送を上記ポスト・コン
   ピュータの動作から独立して制御することを特徴とする
   非同期緩衝通信インタフェース。