JPS5810235A - インタ−フエイス回路 - Google Patents

インタ−フエイス回路

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JPS5810235A
JPS5810235A JP57106250A JP10625082A JPS5810235A JP S5810235 A JPS5810235 A JP S5810235A JP 57106250 A JP57106250 A JP 57106250A JP 10625082 A JP10625082 A JP 10625082A JP S5810235 A JPS5810235 A JP S5810235A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータバス、アドレスバス及び制御バスを持つ
処理装置及びこれに付随するメモリと、行先きアドレス
及び仮想チャネル番号を持つヘッダ部を含むデータメツ
セージを伝送する通信チャネルとのインターフェイスを
行なうだめのインターフェイス回路に関する。
従来技術の説明 処理装置と通信チャネルとを接続するための従来技術の
インターフェイス回路は単にバッファとして用いられて
いる。その機能は通信チャネルに現れるデータメツセー
ジを蓄え、データメツセージが受信される度に割込み発
生する。この方式による問題点は、処理装置がデータを
単にメモリに蓄えるだけのために、インターフェイス回
路からの割込みを実時間で処理するのに多くの詩画を必
要とする点にある。この実時間の大部分はデータメツセ
ージのヘッダを復号してデータメツセージが付（７） 随する処理装置に向けられたものか否かを決定し、そう
であれば処理装置メモリのどこに蓄えるかを決定するの
に費される。従来技術のインターフェイス回路はとの復
号の仕事は伺もせず、単なるバッファの働きしかしない
ため、処理装置が復号とデータ蓄積とを行なう必要があ
った。従来は、処理装置は実時間が制限されないか、あ
るいはバッチ処理モードで用いられていたために、この
ことは重大な問題ではなかった。しかし、商用通信シス
テムでは、実時間のむだな消費によりシステムの効率を
著しく低下させる。
この問題は、本発明に従い、通信チャネルに接続されそ
こに現れるデータメツセージに応動して行先きアドレス
を復号しもし処理装置がデータメツセージの行先きであ
れば仮想チャネル番号を出力するインターフェイスと、
このインターフェイスに接続されインターフェイスが仮
想チャネル番号を出力することに応動して該仮想チャネ
ル番号を処理装置メモ（８） す内のメモリ蓄積位置を示すハードウェアアドレスに変
換するためのチャネル制御メモリ及びマルチプレクサと
、チャネル制御メモリ及びマルチプレクサと処理装置の
アドレスバスとの両方に接続されハードウェアアドレス
に応動してハードウェアアドレスをアドレスバスに印加
して処理装置メモリ内の指定されたメモリ蓄積位置を駆
動するバッファ回路とを含み、インターフェイスが処理
装置のアドレスバスに接続されデータメツセージの受信
に応動してデータメツセージのデータ部をデータバスを
介して駆動されたメモリ位置に直接蓄えているインター
フェイス回路によって解決される。
発明の要約 本発明のチャネルインターフェイス回路はメツセージ操
作器として動作し、処理装置メ　゛モリとデータ通信チ
ャネルとの間で高速のインターフェイスを行なう。通信
チャネルは仮想アドレスを指定するヘッダ部を持つデー
タメツセージを伝送する。本発明のチャネルインターフ
ェイス回路はプログラム可能であり、データメツセージ
が受信された時そのヘッダ部を仮想アドレスからハード
ウェアメモリアドレスへ動的に変換し、後者は処理装置
メモリの特定の位置を指すのに用いられる。データメツ
セージのデータ部はこのメモリ位置へ直接入力され（Ｄ
ＭＡ）、適切なバッファポインタがリセットされる。デ
ータメツセージ全体が受信されて処理装置メモリへ蓄積
し終った時にのみ、チャネルインターフェイス回路は割
込み信号を発生して、データメツセージ全体が処理装置
メモリに蓄えられていることを処理装置に知らせる。こ
のように、本発明のチャネルインターフェイス回路は、
付随する処理装置の処理とは無関係に、メツセージの蓄
積とリンク結合を含むデータ受信のすべての仕事を行な
う。これによって処理装置の実時間が節約され、通信チ
ャネルと処理装置の間のデータ伝送速度も増加する。な
ぜ々ら処理装置がすべてのデータメツセージをアクセス
してメツセージを蓄えるべきアドレス情報を与えるだめ
の遅延がないためである。
第１図及び第２図に関する詳細な説明 本発明のチャネルインターフェイス回路１００け、第５
図に示したように、通信チャネル１２０を、処理装置１
０１のアドレスバス、データバス、及び制御バスを介し
て処理装置１０１及び処理装置メモリ１０２へ接続する
働きをする。通信チャネル１２０は、行先となる処理装
置のアドレス及び仮想チャネル番号を指すヘッダ部を持
ったデータメツセージを伝送するものと仮定する。チャ
ネルインターフェイス回路１００は通信チャネル１２０
を監視して、これらのデータメツセージのあるものの行
先が処理装置メモリ１０２であるか否かを決定する。も
しそうであると、チャネルインターフェイス回路１００
は、通信チャネル１２０から受信されるデータメツセー
ジを、処理装置１０１とは無関係に直接（１１） 処理装置メモリ１０２に蓄える。同様に、処理装置１０
１から通信チャネル１２０へ送られるメツセージは、処
理装置メモリ１０２に蓄えられ、チャネルインターフェ
イス回路１００は、この、メモリ１０２内のこれらのデ
ータメツセージを直接アクセスし、処理装置１０１の処
理を要求することなく通信チャネル１２０へ出力する。
読出し・書込み待行列 本装置で用いられているデータ通信方式の１つの特徴は
読出し・書込み待行列にあり、その例が第３図に示され
ている。この待行列は単に処理装置メモリ１０２の一部
分を占めるもので、受信又は送信されるデータメツセー
ジの蓄積場所として処理装置１０１によって指定されて
いる。本実施例においては、通信チャネル１２０から受
信されるデータメツセージに対して読出し・書込み待行
列が用意されるとともに、通信チャネル１２０に対して
送信されるデータメツセージに対しても読（１２） 出し・再込み待行列が用意されている。第３図に示され
ているこれらの待行列の基本構成は、いずれの場合も同
じであり、ここで読出し・書込み待行列の構造について
説明する。
基本的な読出し・書込み待行列は４つのポインタと１つ
のセマフォを含む一連のメモリ待行列データからなる。
これらのポインタの内の２９ｄ：、待行列の境界を示し
、待行列が開始するメモリアドレス位置を示すベースポ
インタと、待行列の最後のメモリアドレス位置を示すリ
ミットポインタとから成る。残りの２つのポインタは書
込みポインタ及び読出しポインタであり、それぞれこの
待行列のどこにメツセージを書込むべきか、及びどこか
ら読み出すべきかを示している。説明の都合」二、読出
しポインタは、処理装置１０１又は通信チャネル１２０
へ送るべき次のデータメツセージの最初のバイトが考え
られているメモリアドレス位置を示しているものとして
いる。
書込みポインタは次に処理装置１０１又はチャネルイン
ターフェイス回路１００から受信されるデータメツセー
ジの最初のバイトを書込むべきメモリアドレスを示して
いる。
第３図から明らかなように、回路がある待行列にアクセ
スする度にこれらのポインタは変えられる。従って、処
理装置１０１又はチャネルインターフェイス回路１００
が待行列をアクセスする前に、アクセスを要求している
回路によってすべてのポインタが読出され、更新された
ポインタ情報がその回路で利用される。待行列に対する
競合の問題を防止するためにセマフォが用いられる。こ
れは特定のピットパターンを持ち、リミットポインタで
指されるメモリ位置の直後のメモリアドレス位置に蓄え
られている。セマフォは、待行列にアクセスをしようと
する回路に対して、待行列が現在他の回路によってアク
セスされている最中であるか、あるいはアクセスされて
いない状態であるかを示すフラッグである。
この方法により、セマフォは、待行列が同時にアクセス
されて、読出し及び書込み動作中のポインタの過渡値に
よって誤りを生じることを防止している。
読出し・書込み待行列におけるもう１つの問題は待行列
への過書込みの問題であり、これは待行列が−ばいにな
り、以前に蓄えられているデータメツセージが読出され
る前に新しいデータを書込んでしまうという問題である
。これを防止するために、待行列が−ばいになり新しく
到着したデータメツセージを書込むことができないこと
を示すフラッグをセットするのにセマフォを用いること
ができる。
別の防止策としては、待行列が−ばいに々つた時は読出
［７及び書込みポインタの間を１メモリセル分だけあけ
、待行列が空きの時は読出し及び書込みポインタを等し
くする方法もある。さらに良く使われる３番目の方法と
しては、待行列が−ばいになるとアクセス回路が処理装
置のバスの制御を把握し、他の回路が新しいデータメツ
セージを書込めないよう（１５） にするものもあるｄ 仮想チャネル番号の選択 この回路の理解のために、典型的なデータメツセージの
出力について述べる。前述のように、通信チャネル１２
０で伝送されるデータメツセージは、処理装置アドレス
及び仮想チャネル番号の両方を示すヘッダ部を持ってい
る。この時生じる疑問点は、「２つの処理装置の間で転
送されるデータメツセージに対していかにして仮想チャ
ネル番号を割当てるか」ということである。この疑問に
対する解答は、仮想チャネル番号を定義するための標準
的な初期処理装置間通信方式が存在するということであ
る。処理装置１０１は、通信チャネル１２０に接続され
た他の処理装置（図示されていない）と通信する場合、
この他の処理装置にアクセスし、この相互通信に用いら
れる仮想チャネル番号を選択することによって通信を行
々う。このアクセスを行なう時、処理装置１０１は行先
きとなる処理装置のア（１６） ドレスとゼロの仮想チャネル番号を含むデータメツセー
ジを通信チャネル１２０に出力する。このゼロの番号は
、行き先き処理装置に対する初期通信の開始メツセージ
であることを該行先き処理装置に知らせる。この行先き
側の処理装置は、処理装置１０１からのこの初期メツセ
ージに応動し、処理装置１０１のアドレスとゼロの仮想
チャネル番号とを含んでいるヘッダ部を持つデータメツ
セージを通信チャネル１２０へ送出する。このようなメ
ツセージを交換することにより、処理装置１０１及び行
先処理装置は共に受は入れ可能な５仮想チャネル番号を
識別するとともに、それぞれくシステムにおいて、この
相互接続を要求している実際のプログラムを識別する。
処理装置と処理装置の相互通信のための仮想チャネル番
号が一担選択されると、その情報はデータメツセージの
ヘッダ部に含まれ、データメツセージの全体は、処理装
置メモリ１０２の送出データメツセージ用読出し・書込
み待行列に蓄えられる。すべての送出データメツセージ
は通信チャネル１２０という共通の行先きを持つため、
送出データメツセージに対しては１つのみの読出し・書
込み待行列が用意され・、すべての送出メツセージはそ
こに蓄えられる。
送信器−第１図 チャネルインターフェイス回路１００の送信すなわち送
出部分は第１図に示されており、送出状態制御器１０３
によって制御される。
送出状態制御器１０３は種々の方法によって実現でき、
本実施例ではこの機能を持ったマイクロプロセッサを用
いている。このマイクロプロセッサは公知の方法で適切
にプログラムされ、チャネルインターフェイス回路１０
０の整合の取れた動作に必要な制御ならびにタイミング
信号を発生する。
チャネルインターフェイス回路１００の送信部は多数の
レジスタを含んでおり、送出用読出し・書込み待行列に
付随した種々のポインタを蓄える。このレジスタへの書
込みは送１１１状態制御器１０３によって行なわれ、該
制御器は処理装置の制御ハス、アドレスバス、及びデー
タバスを介して処理装置メモリ１０２内の送出用読出し
・書込み待行列へのアクセスを要求する。処理装置１０
１がこのアクセスを認めると、送出状態制御器１０３は
伺勢リード（図示していない）により次の動作を順次行
なう。■）ベースポインタレジスタ１１１にベースポイ
ンタを書込む。２）選択器１１２を介して読出しポイン
タレジスタ１１０に読出しポインタを書込む。３）リミ
ットポインタレジスタ１０８にリミットポインタを書込
む。４）書込みポインタレジスタ１０６に書込みポイン
タを書込む。
送出状態制御器１０３は、比較回路１０７で行なわれる
比較動作に応動し、送出用読出し・闇込み待行列にデー
タメツセージが蓄えられていればこのデータメツセージ
を通信チャネル１２０へ送出する。その決定は比較回（
１９） 路１０７で行なわれ、該回路は読出しポインタレジスタ
１１０の内容と書込みポインタレジスタ１０６の内容と
を比較する動作を行なう。これら２つが異なると、比較
回路１０７はリードＲＷＣから送出状態制御器１０３に
論理信号を送出して、２つのポインタが同じでは々いの
で送出用読出し・書込み待行列は送出されるべきデータ
メツセージを含んでいることを知らせる。送出制御器１
０３はリードＲＷＣ上のこの論理信号に応動してリード
ＤＭＡ　　ＲＥＱＵＥＳＴ　（ＤＭＡ要求）を、駆動す
る。
このリードは処理装置の制御バスに信号を印加し、チャ
ネルインターフェイス回路１００が処理装置メモリ１０
２にアクセスできるよう処理装置のバスへアクセスを要
求する、。
メモリアクセス 処理装置１０１はリードＤＭＡ　ＧＲＡＮＴ（ＤＭＡ許
可）に適切な論理信号を印加することにより、処理装置
のバスが使用可能であることを知らせる。この信号によ
り、送出状（２０） 態ルリ呻器１０３けリードＥＮＡＢＬＥ　ＲＥＡＤＯＵ
Ｔ（読出し付勢）により、読出しポインタレジスタ１１
０を付勢してその内容をＤＭＡアドレスバッファ１０４
に書込ませる。このバッファはこのアドレスを処理装置
のアドレスバスに印加する。この動作により、送出すべ
き次のデータメツセージの第１バイトが入っている処理
装置メモリ１０２のメモリアドレス位置がアクセスされ
る。本システムでは、すべてのデータメツセージの長さ
は一定であると仮定している。語カウンタ１０５は、送
出状態制御器１０３がリードＬＯＡＤに付勢信号を印加
することによってリセットされる。本実施例では語カウ
ンタ１０５は、標準のデータメッセージ長に等しい範囲
を持つ減算カウンタである。よって、送出状態制御器１
０３がリードＣＤから語カウンタ１０５へ計数信号を印
加すると、語カウンタ１０５は計数値を１だけ減じ、計
数値がゼロになる捷でこれが繰返えされると、１つのデ
ータメツセージの全体が送信されたことが示される。語
カウンタ１０５の割数値が減算されるたびに、送出状態
制御器１０３はり−ｌ−″ＡＤＶＡＮＣＥ（歩進）から
読出しポインタレジスタ１１０にアドレス増分信号を印
加する。このようにして、読出しポインタレジスタ１１
０に蓄えられＤＭＡアドレスバッファ１０４によって処
理装置のアドレスバスに転送されるアドレスは、一度に
１メモリ位置分だけ増分され、データメツセージ全体が
送出されると、語カウンタ１０５がリードＺＥＲＯから
送出状態制御器にゼロ表示信号を出力する。
処理装置のアドレスバスにハードウェアアドレスの各々
が出力されると、処理装置メモリ１０２のそのメモリ位
置の内容が処理装置メモリ１０２から処理装置のデータ
バスに読出される。このデータは、送出状態制御器１０
３がリードＬＯＡＤＴ　　に付勢信号を印加した時にデ
ータリンクインターフェイス１１９に書込まれる。この
データは送出状態制御器１０３からリードＴＲＡＮＳＭ
ＩＴ　（送信）を介して制御されてデータリンクインタ
ーフェイス１１９から通信チャネル１２０へ標準的な方
法で送出される。データメツセージ全体が送出されると
、状態制御器１０３はそれ自体をリセットし、再び送出
用読出し・書込み待行列の種々のポインタを読んで、通
信チャネル１２０へ送信すべき他のメツセージが送出用
読出し・書込み待行列に蓄えられているか否かを判定す
る。
データリンクインターフェイス１１９の構造及び動作は
当業者には周知である。特に、Ｅｌｅｃｔｒｏｎｉｃ　
Ｄｅａｉｇｈ　Ｍａｇａｚｉｎｅ　　誌の１９７９年６
月７日号には、Ａｌａｎ　Ｊ、　Ｗｅｉｓｓｂｅｒｇｅ
ｒ著の論文’　Ｄａｔａ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ
ｓ　：　Ｐａｒｔ　Ｔｈｒｅｅ″（頁９８−１０４）が
あり、ここには典型的なチャネルインターフェイス回路
が示されている。この論文で述べられている受信・送信
回路は、データリンクインターフェイス１１９を実現す
るための公知の回路である。この回（２３） 路は公知の方法で動作し、通信チャネル１２０に現れる
直列デジタルデータ信号を受信し、チャネルインターフ
ェイス回路１００で使用するためにこの信号を整形し、
かつこのデジタルデータ信号からクロック信号を抽出す
る。
同様に、通信チャネル１２０へ送信すべき信号が書式化
され、タイミングがデータリンクインターフェイス１１
９によって与えられる。
循還形待行列 本システムにおいて、読出しポインタが待行列の終りに
まで達すると、待行列の始点へ再初期化されねばならな
い。なぜならこの待行列は循還形待行列であり、その内
部でメツセージが到着順サービスを受けるためである。
この再初期化はリミットポインタレジスタ１０８及び読
出しポインタレジスタ１１０の内容を監視する比較回路
１０９によって行なわれる。これら２つのレジスタの内
容が同じであると、比較回路１０９はリードＲＥＡＤ　
＝ＬＩＭＩＴ　から送出状態制御器１０３に信号を（２
４） 出力する。この信号により送出状態制御器１０３はリー
ド５ＥＬＥＣＴＩＯＮ（選択）から選択器１１２を付勢
し、ベースポインタレジスタ１１１の内容を読出しポイ
ンタレジスタ１１０に入れさせる。これはリードＬＯＡ
ＤＰによって行なわれる。この結果、読出しポインタの
値は再び待行列の領域の始点となる。
到来データメツセージ回路、第２図 通信チャネルインターフェイス回路の入力部は第２図に
示されており、通信チャネルからのデータメツセージを
受信し、このデータメツセージのヘッダ部を解釈し、処
理装置−１０１に向けられたデータメツセージを処理装
置メモリ１０２へ蓄える。チャネルインターフェイス回
路１００のこの部分は、到来状態制御器２０１で制御さ
れる。これは送出状態制御器１０３と同様にマイクロプ
ロセッサで実現できる。実際には、到来２０１及び送出
１０３状態制御器は同じ回路で、到来データメツセージ
を制御するプログラムと、送出データメツセージを制御
するプログラムとの、２つのプログラムを持つものによ
って実現できる。
前述のように、データメツセージはデータ自体の他に、
先行き処理装置アドレスと仮想チャネル番号とを含むヘ
ッダ部を持っている。
典型的な処理装置・処理装置間の相互通信は前述のよう
に行なわれる。第２図においては、多数の処理装置・処
理装置間の相互通信のための仮想チャネル番号はすでに
決定され、データメツセージは通信チャネル１２０から
処理装置１０１へ送信されるものと仮定している。処理
装置・処理装置間の通信が初期化されると、処理装置１
０１はこの通信に関する適切な情報をチャネル制御メモ
リ２・１２へ書込む。特に、第３図に示したような読出
し・書込み待行列が処理装置・処理装置間通信の各々に
対して用意される。従って、例えば３２チヤネルの通信
システムでは、チャネル制御メモリ２１２は３２×ｎの
ＲＡＭメモリによつて実現される。ただし、ｎｉｄこの
相互通信のすべての特性を識別するのに必要なヒツト数
である。
前述のように、典型的な読出し・書込み待行列は、読出
しポインタ、書込みポインタ、ベースポインタ、及びリ
ミットポインタを含んでいる。さらに、すべての相互通
信において、割込みベクトル情報のような他の情報も必
要である。割込みベクトル情報は、１つのデータメツセ
ージあるいは一連のｎヶのデータメツセージがチャネル
インターフェイス回路１００によって受信されて処理装
置メモリ１０２へ蓄えられた時に処理装置１０１で呼び
出され２るべきサービスルーチンのアドレスを含んでい
る。別のチャネル特性情報としてステータスがあり、こ
れは処理装置１０１が、この仮想チャネルを用いたある
処理装置・処理装置間通信に付随させる識別情報を含ん
でいる。典型的なステータス情報としては、伝送中の誤
りの数、通信の型の識別（ブロック（２７） 伝送、単純なメツセージ、等）、及び伝送に対してチャ
ネルが開いているか閉ざされているかというような状態
がある。従って、３２チヤネルシステムにおける処理装
置１０１は３２ケの読出し！書込み待行列を処理装置メ
モリ１０２内に作り、これらの読出し・書込み待行列の
各々に関する上記の情報をメモリアクセスマルチプレク
サ２１３を介してチャネル制御メモリ２１２へ書込む。
処理装置１０１はチャネル制御メモリ２１２内に蓄えら
れた情報をデータバッファ２１１を介してアクセスする
が、このアクセスはいうまでもなく到来状態制御器２０
１によって調整される。
チャネルインターフェイス回路１０００入力部をさらに
説明するために、通信チャネル１２０からの典型的なデ
ータメツセージの受信について説明すると都合が良い。
データメツセージが通信チャネルに現われると、データ
リンクインターフェイス１１９は伝送され（２８） たビット流を受信し、データメツセージのヘッダ部を復
号してヘッダ部で指されている行先き処理装置が処理装
置１０１であるか否かを決定する。データメツセージが
処理装置１０１に対するものであると、データリンクイ
ンターフェイス１１９はこのことをリードＰＡから到来
状態制御器２０１へ知らせる。
到来状態制御器２０１ＦｉリードＬＯＡＤＲに付勢信号
を出し、ヘッダに含捷れている仮想チャネル番号を仮想
チャネルレジスタ２０４へ蓄える。到来状態制御器２０
１はバス ＥＮＡＢＬＥ　（付勢）によってチャネル制御メモリ２
１２を付勢し、仮想チャネルレジスタ２０４に蓄えられ
ていたアドレスは、リードＡＤＤＲＥＳＳ及びメモリア
クセスマルチプレクサ２１３Ｂを介して通信チャネルメ
モリ２１２のアドレスリードに印加される。仮想チャネ
ル番号がこのアドレスリードに印加されると、チャネル
制御メモリ２１２に蓄えられた、この仮想チャネルに関
するすべての情報が第２図のメモリバスに読出される。
このメモリバスはデータバッファ２１１、マルチプレク
サ２０９及び２１０、及びチャネル制御メモリ２１２を
相互に接続している。
到来状態制御器２０１は、データリンクインターフェイ
ス１１９からデータを取り出してこれを処理装置メモリ
１０２に蓄えるプロセスにおいて一連の動作を順に行な
う。この動作の第１ステツプの１つは前記のように読出
し及び書込みポインタを比較し、付随する読出し・書込
み待行列がいっばいになっているか否かを決定する。こ
れは、到来状態制御器２０１が、チャネル制御メモリ２
１２からの読出しポインタ及び書込みポインタの情報を
それぞれＡマルチプレクサ２１０及びＢマルチプレクサ
２０９を介して演算論理装置２０８へ印加することによ
って行なわれる。
演算論理装置２０８は標準的な比較動作を行なって読出
し及び書込みポインタが等しいか否かを決定する。これ
らが等しくないと、デ−タメッセージをさらに蓄える余
裕が待行列にあることを示しており、このことがリード
ＣＯＭＰＡＲＥ　　（比較）上の適切な論理信号によっ
て知らされる。到来状態制御器２０１はリードＣＯＭＰ
ＡＲＥ上のこの信号に応動し、処理装置制御バスのＤＭ
Ａ　ＲＥＱＵＥＳＴ　（ＤＭＡ要求）リードにＤＭＡ要
求信号を印加する。処理装置１０１はリードＤＭＡ　Ｇ
ＲＡＮＴ　（ＤＭＡ許可）に論理信号を印加することに
よって要求を許可し、これによって到来状態制御器２０
１はバスＥＮＡ　Ｂ　Ｌ　Ｅからアドレスバッファ２０
６を付勢し、読出しポインタ情報はチャネル制御メモリ
２１２から演算論理装置２０８及びアドレスバッファ２
０６を介して処理装置のアドレスバスへ印加される。こ
の後、データリンクインターフェイス１１９によって受
信されたデータはデータバッファ２０５へ蓄えられ、次
いでバイト単位で処理装置のデータバスへ出力される。
この時到来状態制御器２０１は語カウンタ回路２０７を
付勢して、アドレ（３１） スバツファ２０６に蓄えられたハードウェアアドレスを
増分させる。このようにして、データはこの仮想チャネ
ルに対応した読出し・書込み待行列に蓄えられ、同時に
書込みポインタが増分される。データメツセージ全体が
待行列に蓄えられると、語カウンタ回路２０７はゼロと
なり、リードＺＥＲＯ２によって到来状態制御器２０１
に知らされる。この結果到来状態制御器２０１はその初
期状態に戻り、通信チャネル１２０から別のデータメツ
セージが受信されるのを待合わせる。到来状態制御器２
０１はマイクロプロセッサであるため、前述のチャネル
制御メモリ２１２のステータス部に蓄えられたデータを
利用するための種々の保守ルーチンや割込みを組込むこ
ともできる。この方法により、チャネルインターフェイ
ス回路１００は通信チャネル１２０上のデータメツセー
ジの送受信を完全に制御することができる。
本発明について特定の実施例について説明（３２） したが、請求範囲の範囲内で種々の構造が可能である。
ここで述べた抽象的あるいは正確な実施例に限定するも
のではない。以上に述べた方式は本発明の原理の応用を
示しているにすぎない。当業者にとっては、本発明の精
神と範囲を逸脱することなく他の構成を考えることがで
きる。
【図面の簡単な説明】
第１図及び第２図は本発明のリンクインターフェイス回
路を示す図、 第３図は本発明で用いられる読出し・書込み待行列の構
造を示す図、 第４図は第１図と第２図を結合する方法を示す図、及び 第５図はチャネルインターフェイス回路と処理装置及び
処理装置メモリの相互接続を示す図である。 〔主要部分の符号の説明〕 インターフェイス・・・・・・１１９，２０４，２０５
通信通信チャネル・・・・・・・・・　１２０処理装置
・・・・・・・・・・・・・・・・・・・・１０１処理
装置メモリ・・・・・・・・・・・・　１０２バツフア
回路・・・・・・・・・・・・・・・　２０６比較回路
・・・・・・・・・・・・・・・・・・・・２０９，２
１０，２０８人力制御回路・・・・・・；・・・・・・
・・２０１，２．０７人力語計数レジスタ・・・・・・
・　２０７データバツフア・・・・・・・・・・・・　
２０５出　願　人　　ウェスターン　エレクトリックカ
ムパニー、インコーポレーテツド

Claims (1)

  1. 【特許請求の範囲】 １、　データバス、アドレスバス及び制御バスを持つ処
    理装置及びこれに付随するメモリと、行先きアドレス及
    び仮想チャネル番号を持つヘッダ部を含むデータメツセ
    ージを伝送する通信チャネルとのインターフェイスを行
    なうだめのインターフェイス回路において、 該通信チャネル（１２０）に接続されそこに現れるデー
    タメツセージに応動して行先アドレスを復号し、もし該
    処理装置（１０１）がデータメツセージの行先きであれ
    ば仮想チャネル番号を出力するインターフェイス（１１
    ９，２０４，２０５）、 該インターフェイス（１１９，２０４゜２０５）に接続
    され該インターフェイス（１１９，２０４，２０５）が
    該仮想チャネル番号を出力することに応動して、該仮想
    チャネル番号を該処理装置メモリ（１０２）内のメモリ
    蓄積位置を示すハードウェアアドレスに変換するための
    チャネル制御メモリ及びマルチプレクサ（２１２，２１
    ３）、該チャネル制御メモリ及びマルチプレクサ（２１
    ２，２１３）と該処理装置の該アドレスバスとの両方に
    接続され、該ハードウェアアドレスに応動して該ハード
    ウェアアドレスを該アドレスバスに印加して該処理装置
    メモリ（１０２）内の指定されたメモリ蓄積位置を駆動
    するだめのバッファ回路（２０６）とからなり、 該インターフェイス（１１９，２０４゜２０５）が”該
    処理装置の該アドレスバスにも接続されており、データ
    メツセージの受信に応動してデータメツセージのデータ
    部を該データバスを介して該駆動されたメモリ蓄積位置
    に直接蓄えていることとを特徴とするインターフェイス
    回路。 ２、特許請求の範囲第１項に従ったインターフェイス回
    路において、 該チャネル制御メモリ及びマルチプレクサ（２１２，２
    １３）が仮想チャネル番号にも応動してそこに蓄えられ
    ているメモリ待行列データを出力しており、そして チャネルインターフェイス装置（ｉ　ｏ　ｏ）が該チャ
    ネル制御メモリ及びマルチプレクサ（２１２，２１３）
    と該バッファ回路（２０６）とを相互接続し、該メモリ
    待行列データに応動してもし該処理装置メモリ（１０２
    ）内でデータメツセージを蓄えるだめの十分な余裕があ
    ることを該メモリ待行列データが示していれば該ハード
    ウェアアドレスを該バッファ回路（２０６）に印加する
    ための比較回路（２０Ｂ−２１０）を含んでいることと
    を特徴とするバッファ回路。 ３　特許請求の範囲第１項又は第２項に従ったインター
    フェイス回路において、 （３） 該チャネルインターフェイス回路（ｉｏｏ）が、該バッ
    ファ回路（２０６）及び該インターフェイス回路（１１
    ９，２０４゜ ２０５）に接続され、データメツセージの受信に応動し
    てデータメツセージの受信と同期して該バッファ回路（
    ２０６）に蓄えられたハードウェアアドレスを増分させ
    る入力制御回路（２０１，２０７）を含んでいることを
    特徴とするインターフェイス−回路。 ４、％許請求の範囲第３項に従ったインターフェイス回
    路において、 該入力制御回路（２０１，２０７）が、データメツセー
    ジの受信に応動しすべてのデータメツセージが該インタ
    ーフェイス（１１９，２０４，２０５）によって受信さ
    れ終った時に語終了表示を発生するための入力語計数レ
    ジスタ（２０７）を含んでいることを特徴とするインタ
    ーフェイス回路。 ５　特許請求の範囲第４項に従ったインク・−（４） フェイス回路において、 該チャネル制御メモリ及びマルチプレクサ（２１２，２
    １３）が該処理装置の該データバス、アドレスバス及び
    制御バスにも接続されており、 該入力制御回路（２０１，２０７）が該語終了表示に応
    動して該チャネル制御メモリ及びマルチプレクサ（２１
    ２，２１３）に蓄えられている情報を該データバス、ア
    ドレスバス及び制御バスを介して更新していることとを
    特徴とするインターフェイス回路。 ６、％許請求の範囲第１項に従ったインターフェイス回
    路において、 該インターフェイス（１１９，２０４゜２０５）が、該
    入力制御回路（２０１゜２０７）に接続されこれに応動
    して受信されたデータメツセージを蓄えるとともに該受
    信されたデータメツセージをバイト単位で該データバス
    に出力するデ゛−タバツファ（２０５）を含んでいるこ
    とを特徴とするインターフェイス回路。
JP57106250A 1981-06-22 1982-06-22 インタ−フエイス回路 Granted JPS5810235A (ja)

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