JPS60108764A - 半導体装置の試験法 - Google Patents
半導体装置の試験法Info
- Publication number
- JPS60108764A JPS60108764A JP58216621A JP21662183A JPS60108764A JP S60108764 A JPS60108764 A JP S60108764A JP 58216621 A JP58216621 A JP 58216621A JP 21662183 A JP21662183 A JP 21662183A JP S60108764 A JPS60108764 A JP S60108764A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- scan
- outside
- counter
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は牛ｌＩ体装置の試験方法に関する。
半導体集積回路はプロセス技術の発展と共に高集積化が
進み、大規模回路の１テツプが実現化されているが．そ
れと共に半導体装置の検葺糸列生成時間の増加という問
題をかかえている。かかる間鴎に対しフリップフロップ
などの順序回路を組合せ回路に変俣して検査するスキャ
ン方式がある。
進み、大規模回路の１テツプが実現化されているが．そ
れと共に半導体装置の検葺糸列生成時間の増加という問
題をかかえている。かかる間鴎に対しフリップフロップ
などの順序回路を組合せ回路に変俣して検査するスキャ
ン方式がある。
第１図に基本回路，第２図に基本構成を示す。ここでは
データ信号，２はスキャンデータ信号、３はクロック信
号．４ｔｉスキャン用クロりク信号、５はフリップフロ
ップ，６はスキャン用りロック偏号，７はスキャ／デー
タ信号，８〜】１！Ｉまデータ信号，１２はスキャンバ
ス対応スリップスロッグ。１３〜１６はクロック信号で
ある。スキャン方式はａ積回路内でのトランジスタ素子
の増加、スピードの低下などの欠点もあるが半導体集積
回路の検量時間の短縮という点では大変有効的であるこ
とは周知のことである。しかし、半導体集積回路の人格
模化多機能化が進むにつれて，フリップフロップなどの
順序回路の増加、回路機能別検査方法の複雑化という点
から，そのスキャン方式の有効的活用が望まれている。
データ信号，２はスキャンデータ信号、３はクロック信
号．４ｔｉスキャン用クロりク信号、５はフリップフロ
ップ，６はスキャン用りロック偏号，７はスキャ／デー
タ信号，８〜】１！Ｉまデータ信号，１２はスキャンバ
ス対応スリップスロッグ。１３〜１６はクロック信号で
ある。スキャン方式はａ積回路内でのトランジスタ素子
の増加、スピードの低下などの欠点もあるが半導体集積
回路の検量時間の短縮という点では大変有効的であるこ
とは周知のことである。しかし、半導体集積回路の人格
模化多機能化が進むにつれて，フリップフロップなどの
順序回路の増加、回路機能別検査方法の複雑化という点
から，そのスキャン方式の有効的活用が望まれている。
本発明は半導体集ｉｆＲｕ路を検査糸を機能別に分離．
個々の部分回路にスキャン方式を取入れ、順序回路をス
キャンバスとする。慣糞時の他能試験試験１吟の；哄斤
回路の状１融設定金谷易にすることは四日であり、スキ
ャン方式のイイ効性を向上させるととができる。
個々の部分回路にスキャン方式を取入れ、順序回路をス
キャンバスとする。慣糞時の他能試験試験１吟の；哄斤
回路の状１融設定金谷易にすることは四日であり、スキ
ャン方式のイイ効性を向上させるととができる。
第３図に本究明の×曝ｒｃｓ、−ける回路方式例を示す
、入力としては、スキャンイネーブル信号°１８゜部分
回に￥１）！４択惜号１７．スキャンデー・夕信号１９
゜スキタンクロック信号が必２υでろ乙。商、２０へ・
２３は部分回路、２４〜２７ｔｔユスギヤンバスである
。
、入力としては、スキャンイネーブル信号°１８゜部分
回に￥１）！４択惜号１７．スキャンデー・夕信号１９
゜スキタンクロック信号が必２υでろ乙。商、２０へ・
２３は部分回路、２４〜２７ｔｔユスギヤンバスである
。
１１ｇ４図に、酊３図の回路構成に必−侠ｌ蔵本回路を
示す。第４図において、装ｆ直実装時に、選択１ｇ号、
スキャンデータは号に内部コントローラ又は−個又は複
数間の外部コントローラからプリセットをすることがｉ
表面ごとに回路を分離していることから容易である。向
、２８はデータ信号、２９はスキャンデータ信号、３０
はクロック信号、３】はスキャンクロック１６号、３２
はスキャンコントロール信号である。
示す。第４図において、装ｆ直実装時に、選択１ｇ号、
スキャンデータは号に内部コントローラ又は−個又は複
数間の外部コントローラからプリセットをすることがｉ
表面ごとに回路を分離していることから容易である。向
、２８はデータ信号、２９はスキャンデータ信号、３０
はクロック信号、３】はスキャンクロック１６号、３２
はスキャンコントロール信号である。
嬉５図に第４図に示した回路に対するプリセット回路を
示す。
示す。
外部クロックとカウンタ３５、レジスタ３４を同期させ
刀つ／りのキャリーにて部分回路の選択音材なう。また
レジスタに外部メモリ又は内部からロードされるレジス
タの内容をスキャンデータとして転送し内部の７リツプ
７０ツブ々どのＰＡ序回路を任意のｔ！： Ｋシリセッ
トするものでβる。検査回路に装置実鉄時にプリセッｔ
４ｆ＆能を与えるものであり、有効的である。尚、３３
はメモリ、３６はマルチプレクサ、３７はデコーダ、３
８はＣＰＵ、３９１弓２セレクト信号、４０はスキャン
クロック信号、４１はプリセット回路、４２はプリセッ
トイネーブル信号でるる。
刀つ／りのキャリーにて部分回路の選択音材なう。また
レジスタに外部メモリ又は内部からロードされるレジス
タの内容をスキャンデータとして転送し内部の７リツプ
７０ツブ々どのＰＡ序回路を任意のｔ！： Ｋシリセッ
トするものでβる。検査回路に装置実鉄時にプリセッｔ
４ｆ＆能を与えるものであり、有効的である。尚、３３
はメモリ、３６はマルチプレクサ、３７はデコーダ、３
８はＣＰＵ、３９１弓２セレクト信号、４０はスキャン
クロック信号、４１はプリセット回路、４２はプリセッ
トイネーブル信号でるる。
第１図ニスキャンパス基本回路（従来例）１・・・・・
・データ信号、２・・・・・・スキャンデータ信号。 ３・・・・・・クロック信号、４・・・・・・スキャン
用クロック信号、５・・・・・・７リツプ７０ツグ。 第２図ニスキャンパス基本１１１成（従来例）６・・・
・・・スキャン用クロック信号、７・・・・・・スキャ
ンデータ信号、８〜１１デ一タ信号、１２・・・・・・
スキャンパス対応スリップフロッグ、１３〜１６クロツ
ク１ａ号。 第３１：本発明を珀シ入Ｊ１だスキャンパス構成（鱒例
） １７・・・・・・部分回路選択信号、１８・・・・・−
スキャンイネーブル信号、１９・・・・・・スキャンデ
ータ信号、２０〜２３１％分向路、２４〜２７・・・・
・・スキャンパス。 第４図：第３図のスキャンパス４萼成を実現するための
基本回路 ２８・・・・・・データ信号、２９−・・・・・スキャ
ンデータ信号、３０・・・・・・クロック信号、３１・
・・・・・スキャンクロック’１６−’ｉ 、３２・・
・・・・スキャンコントロール信号。 第５図ニブリセット回衣、＜９＝例） ３３・・・・・・メモリ、３４・・・・・・レジスタ、
３５・・・・・・カウンタ、３６・・・・・・マルチプ
レクサ、３７・・・・・・デコーダ、３８・・・・・・
ＣＰＵ、３９・・・・・・セルクト信号。 ４０・・・・・・スキャンクロック侶′号、４１・・・
・・・プリセット回路、４２・・・・・・グリセットイ
ネーブル信号。 柔、４ 図 晃２Ｓ 図
・データ信号、２・・・・・・スキャンデータ信号。 ３・・・・・・クロック信号、４・・・・・・スキャン
用クロック信号、５・・・・・・７リツプ７０ツグ。 第２図ニスキャンパス基本１１１成（従来例）６・・・
・・・スキャン用クロック信号、７・・・・・・スキャ
ンデータ信号、８〜１１デ一タ信号、１２・・・・・・
スキャンパス対応スリップフロッグ、１３〜１６クロツ
ク１ａ号。 第３１：本発明を珀シ入Ｊ１だスキャンパス構成（鱒例
） １７・・・・・・部分回路選択信号、１８・・・・・−
スキャンイネーブル信号、１９・・・・・・スキャンデ
ータ信号、２０〜２３１％分向路、２４〜２７・・・・
・・スキャンパス。 第４図：第３図のスキャンパス４萼成を実現するための
基本回路 ２８・・・・・・データ信号、２９−・・・・・スキャ
ンデータ信号、３０・・・・・・クロック信号、３１・
・・・・・スキャンクロック’１６−’ｉ 、３２・・
・・・・スキャンコントロール信号。 第５図ニブリセット回衣、＜９＝例） ３３・・・・・・メモリ、３４・・・・・・レジスタ、
３５・・・・・・カウンタ、３６・・・・・・マルチプ
レクサ、３７・・・・・・デコーダ、３８・・・・・・
ＣＰＵ、３９・・・・・・セルクト信号。 ４０・・・・・・スキャンクロック侶′号、４１・・・
・・・プリセット回路、４２・・・・・・グリセットイ
ネーブル信号。 柔、４ 図 晃２Ｓ 図
Claims (1)
- 半導体？Ａ装内圧用意したカウンタを半導体装置外部の
スキャン用クロックに同期させ尺のカウンターのキャリ
ーによって個々の回路群の選択を行なうと共に．半・尊
体装ｔ６内部又は外部からの記憶素子から，前記スキャ
ン用クロックにて、スキャンパスを汗し Ｉｌ￥序１！
．ｉｌ Ｍの状ｊ諮を設定することを特徴とする半導体
装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216621A JPS60108764A (ja) | 1983-11-17 | 1983-11-17 | 半導体装置の試験法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216621A JPS60108764A (ja) | 1983-11-17 | 1983-11-17 | 半導体装置の試験法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60108764A true JPS60108764A (ja) | 1985-06-14 |
Family
ID=16691300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216621A Pending JPS60108764A (ja) | 1983-11-17 | 1983-11-17 | 半導体装置の試験法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60108764A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874145A (ja) * | 1971-12-29 | 1973-10-05 | ||
| JPS5745945A (en) * | 1980-09-02 | 1982-03-16 | Toshiba Corp | Semiconductor integrated circuit device |
-
1983
- 1983-11-17 JP JP58216621A patent/JPS60108764A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874145A (ja) * | 1971-12-29 | 1973-10-05 | ||
| JPS5745945A (en) * | 1980-09-02 | 1982-03-16 | Toshiba Corp | Semiconductor integrated circuit device |
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