JPS60105057A - 試験方式 - Google Patents
試験方式Info
- Publication number
- JPS60105057A JPS60105057A JP58212008A JP21200883A JPS60105057A JP S60105057 A JPS60105057 A JP S60105057A JP 58212008 A JP58212008 A JP 58212008A JP 21200883 A JP21200883 A JP 21200883A JP S60105057 A JPS60105057 A JP S60105057A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- slave
- test
- module
- master
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、共通ハスに、マイクロプロセッサ−と、単独
又は他のデバイスを通してデータ処理が可能な、複数個
のハスモジュールが接続されているデータ処理システム
において、上記マイクロプロセッサ−を使用しないで、
該バスモジュールを試験する方法に関する。
又は他のデバイスを通してデータ処理が可能な、複数個
のハスモジュールが接続されているデータ処理システム
において、上記マイクロプロセッサ−を使用しないで、
該バスモジュールを試験する方法に関する。
（ｂｌ 技術の背景
最近のデータ処理システムは、製造性の向上を図る為に
、複数個のブロシクで構成される動向にある。
、複数個のブロシクで構成される動向にある。
従って、各ブロック単位で、予め単独試験を行っておけ
ば、システム全体が構成された時の総合試験が、容易に
、且つ効率良く行うことができるので、各ブロック単位
で独立に試験を行う方法の確立が望まれる所以である。
ば、システム全体が構成された時の総合試験が、容易に
、且つ効率良く行うことができるので、各ブロック単位
で独立に試験を行う方法の確立が望まれる所以である。
特に、共通バスに、マイクロプロセンサーと、単独又は
他のデバイスを通してデータ処理が可能な、複数個のバ
スモジュールが接続されているデータ処理システＪ・で
あって、上記マイクロプロセンサーを含む第１のバスモ
ジュール群と、他のパノ、モジュール群とが物理的に分
割されて構成されている共通バス方式のデータ処理シス
テムにおいて、上記第１のハスモジュール群が、共通ハ
スに接続されていない状態においては、マイクロプロセ
ッサ−がない状態となる。
他のデバイスを通してデータ処理が可能な、複数個のバ
スモジュールが接続されているデータ処理システＪ・で
あって、上記マイクロプロセンサーを含む第１のバスモ
ジュール群と、他のパノ、モジュール群とが物理的に分
割されて構成されている共通バス方式のデータ処理シス
テムにおいて、上記第１のハスモジュール群が、共通ハ
スに接続されていない状態においては、マイクロプロセ
ッサ−がない状態となる。
このような条件においても、上記他のハスモジュール群
内のハスモジュールの試験を簡単に行う方式の確立が要
望されていた。
内のハスモジュールの試験を簡単に行う方式の確立が要
望されていた。
（Ｃ）従来技術と問題点
第１「は、本発明に関連するデータ処理システムの構成
を示す図である。
を示す図である。
図面において、１．２はそれぞれ物理的に分割されてい
るブロックＡ、Ｂを示している。そして、１１はマイク
ロプロセンサ−（以下ＭＰＵという）。
るブロックＡ、Ｂを示している。そして、１１はマイク
ロプロセンサ−（以下ＭＰＵという）。
１１１は割り込み信号入力ボート、 １２．２１．２３
はマスター側のバスモジュール（以下バスマスターとい
う） 、 １３．２２はスレーブ側のハスモジュール（
以下バススレーブという）、２４はホスト計算機（ポス
トＣＰＵ ）、 ３は共通ハスである。
はマスター側のバスモジュール（以下バスマスターとい
う） 、 １３．２２はスレーブ側のハスモジュール（
以下バススレーブという）、２４はホスト計算機（ポス
トＣＰＵ ）、 ３は共通ハスである。
本データ処理システムの動作を簡単に述べると、（ＩＱ
にはＭｒ’Ｕ １１、或いはバスマスク−１２等からバ
ススレーブ１３等に対して、共通バス３を通してデータ
転送要求を出し、ハススレーブ１３等が該要求を受信し
、その応答信号をＭＰＵ １１等に返送すると、以後は
Ｍｒ’Ｕ １１からの指令に従って、１対１対応でデー
タの送受信を行うようにして、Ｍｌ”Ｕ １１．バスマ
スター１２．パススレーブ１３等のそれぞれにおいてデ
ータ処理が行われる。
にはＭｒ’Ｕ １１、或いはバスマスク−１２等からバ
ススレーブ１３等に対して、共通バス３を通してデータ
転送要求を出し、ハススレーブ１３等が該要求を受信し
、その応答信号をＭＰＵ １１等に返送すると、以後は
Ｍｒ’Ｕ １１からの指令に従って、１対１対応でデー
タの送受信を行うようにして、Ｍｌ”Ｕ １１．バスマ
スター１２．パススレーブ１３等のそれぞれにおいてデ
ータ処理が行われる。
従って、本データ処理システムにおいては、胛１１１１
、ハスマスター１２等からの起動に従って、データ処理
が行われる所に特徴がある。割り込み動作についても同
様である。
、ハスマスター１２等からの起動に従って、データ処理
が行われる所に特徴がある。割り込み動作についても同
様である。
従来、ごのようなシステムにおいて、機能試験を行う場
合、本図に示されるように、完全にシステムを構成した
状態で行うのが通例であり、具体的には、各バスモジュ
ールからＭｒ’ｌ＋ １１の割り込め信号入力ポート１
１１に、試験の為の割り込み要求を送出し、ＭＰＵ １
１が該要求を受け付けると、その割り込みの種別に従っ
て、ＭＩＩＩＪ １１が共通ハス３を通して、ａ＆ 共
通バス３に接続されているバスモジュールの試験を行う
方法を採っていた。
合、本図に示されるように、完全にシステムを構成した
状態で行うのが通例であり、具体的には、各バスモジュ
ールからＭｒ’ｌ＋ １１の割り込め信号入力ポート１
１１に、試験の為の割り込み要求を送出し、ＭＰＵ １
１が該要求を受け付けると、その割り込みの種別に従っ
て、ＭＩＩＩＪ １１が共通ハス３を通して、ａ＆ 共
通バス３に接続されているバスモジュールの試験を行う
方法を採っていた。
従って、Ｍｒ’Ｕ １１がないと、ＭＰＵ １１に刻す
るハスモジュールを試験する為の割り込み動作ができな
い為、Ｍｒ［Ｉ ＩＩを含むブロック１を除外してのハ
スモジュールの試験は不可能であった。
るハスモジュールを試験する為の割り込み動作ができな
い為、Ｍｒ［Ｉ ＩＩを含むブロック１を除外してのハ
スモジュールの試験は不可能であった。
Ｆｄｌ 発明の目的
本発明は」−記従来の欠点に鑑み、共通ハスに、マイク
ロプロセンサーと、単独又は他のデバイスを通してデー
タ処理が可能な、複数個のバスモジュールが接続されて
いるデータ処理システムであって、上記マイクロプロセ
ッサ−を含む第１のバスモジュール群と、他のハスモジ
ュール群とが物理的に分割されて構成されている共通パ
ス方式のデータ処理システムにおいて、上記第１のバス
モジュール群が、共通ハスに接続されていなくて、マイ
クロプロセンサーがない状態においても、上記部のハス
モジュール群内の、１対１対応のバスモジュール相互に
おいて、試験ができる方法を提（」（することを目的と
するものである。
ロプロセンサーと、単独又は他のデバイスを通してデー
タ処理が可能な、複数個のバスモジュールが接続されて
いるデータ処理システムであって、上記マイクロプロセ
ッサ−を含む第１のバスモジュール群と、他のハスモジ
ュール群とが物理的に分割されて構成されている共通パ
ス方式のデータ処理システムにおいて、上記第１のバス
モジュール群が、共通ハスに接続されていなくて、マイ
クロプロセンサーがない状態においても、上記部のハス
モジュール群内の、１対１対応のバスモジュール相互に
おいて、試験ができる方法を提（」（することを目的と
するものである。
［ｅｌ 発明の構成
そしてこの目的は、本発明によれば、マイクロプロセン
サーを含まないで、ハスモジュール群だけで構成される
ブロックにおいて、バススレーブから、ハスマスターに
、試験の為の割り込み要求を行うことができる手段と、
上記バスマスターに、上記割り込み要求をラッチして、
該割り込みの種別に従って、パススレーブを試験する手
段とを設け、該手段によって、上記ＭＰＩＩを含むパス
モジュール群が接続されていない時でも、上記ブロック
だけで、ハスマスターからバススレーブを試験すること
ができる方法を提供することによって達成され、ＭＰＩ
Ｉを含まないブロックにおいても、１文・１１対応のバ
スモジュール間の試験ができる利点がある。
サーを含まないで、ハスモジュール群だけで構成される
ブロックにおいて、バススレーブから、ハスマスターに
、試験の為の割り込み要求を行うことができる手段と、
上記バスマスターに、上記割り込み要求をラッチして、
該割り込みの種別に従って、パススレーブを試験する手
段とを設け、該手段によって、上記ＭＰＩＩを含むパス
モジュール群が接続されていない時でも、上記ブロック
だけで、ハスマスターからバススレーブを試験すること
ができる方法を提供することによって達成され、ＭＰＩ
Ｉを含まないブロックにおいても、１文・１１対応のバ
スモジュール間の試験ができる利点がある。
（ｆ） 発明の実施例
以下本発明の実施例を図面によって詳述する。
第２図が本発明の一実施例を示した図であり、２１はハ
スマスターＭ、２２ばハススレーブＳ、２３はハスマス
ターＭ″、２４はポスト計算機（ポストＣＰＵ）で、前
述のハスモジュールに接続されるデバイスに４刊当する
ものである。
スマスターＭ、２２ばハススレーブＳ、２３はハスマス
ターＭ″、２４はポスト計算機（ポストＣＰＵ）で、前
述のハスモジュールに接続されるデバイスに４刊当する
ものである。
ハスマスターＭ２１において、２】０は試験の為の割り
込め要求フリップフロップ（以下ＩＮＴＲＱ という）
、 ２１１ は試験モートフリップフロップ（以下Ｔ
ＩＥＳＴという） 、 ２１２ 、２１４はアンド回路
、２１３は西定入力を持つアンド回路、２１５はハスス
レーブＳからの試験の為の割り込み要求信号（以下ＴＴ
ＮＴという）のランチ回路（ＴＲ１，）である。そして
、２１１、２１２．２ｒ３ カ上記ＴＥｓＴ（を号ニヨ
ル割す込ミ！求信号（ＴＩＮＴ）をＭＰＵ １１に送出
するか、上位のバスマスター（例えば、ハスマスターＭ
’）に送出するかの切り替えを行う回路を構成する。
込め要求フリップフロップ（以下ＩＮＴＲＱ という）
、 ２１１ は試験モートフリップフロップ（以下Ｔ
ＩＥＳＴという） 、 ２１２ 、２１４はアンド回路
、２１３は西定入力を持つアンド回路、２１５はハスス
レーブＳからの試験の為の割り込み要求信号（以下ＴＴ
ＮＴという）のランチ回路（ＴＲ１，）である。そして
、２１１、２１２．２ｒ３ カ上記ＴＥｓＴ（を号ニヨ
ル割す込ミ！求信号（ＴＩＮＴ）をＭＰＵ １１に送出
するか、上位のバスマスター（例えば、ハスマスターＭ
’）に送出するかの切り替えを行う回路を構成する。
ハススレーブＳ２２において、２２０．２２Ｌ ２２２
．２２３はパスマスターＭ２１における上記２１０．２
１１．２１２、２１３と同じものである。この場合２２
１．２２２．２２３が前記ＴＥＳＴ信号による割り込み
要求信号をＭＰＩＪｌｌに送出するか、ハスマスターＭ
２１に送出するかの切り替えを行う回路を構成している
。
．２２３はパスマスターＭ２１における上記２１０．２
１１．２１２、２１３と同じものである。この場合２２
１．２２２．２２３が前記ＴＥＳＴ信号による割り込み
要求信号をＭＰＩＪｌｌに送出するか、ハスマスターＭ
２１に送出するかの切り替えを行う回路を構成している
。
ハススレーブ３２２のアンド回路２２２からパスマスタ
ーＭ２１のアン１回路２１４に対して、上記ＴＩＮＴの
信号を接続する。
ーＭ２１のアン１回路２１４に対して、上記ＴＩＮＴの
信号を接続する。
上記割り込み要求信号の切り替え回路と、ハススレーブ
Ｓ２２からハスマスターＭ２１への接続路ＴＩＮＴと、
該ＴＩＮＴ信号をハスマスターＭ２１においてラッチす
る回路（ＴＲＬ ）２１５が本発明を実施するのに必要
なものである。
Ｓ２２からハスマスターＭ２１への接続路ＴＩＮＴと、
該ＴＩＮＴ信号をハスマスターＭ２１においてラッチす
る回路（ＴＲＬ ）２１５が本発明を実施するのに必要
なものである。
第１図を参照しながら、第２図によって本発明を実施し
た場合の動作を説明する。
た場合の動作を説明する。
今、ブロックＡが共通ハス３に接続されていないものと
して、ブロックＢ側において、単独でハスモジュール間
の試験を行う場合を考える。
して、ブロックＢ側において、単独でハスモジュール間
の試験を行う場合を考える。
、−ノ場合、バスマスク−Ｍ２１とハススレーブＳ２２
のＴＥＳＴ ２１１，２２１をオンにセットし、ハスス
レーブＳ２２のＩＮＴＩＩＱ ２２０をオンにして試験
の為の割り込め要求を出すと、ＴＩＥＳＴ ２２１がオ
ンとなっているので、ＭＰＩＩ １］に対する割り込み
要求は、否定入力を持つアンド回路２２３において閉塞
され、アンド回路２２２によってＴＩＮＴ信号としてハ
スマスターＭ２１に送出され２、バスマスク−Ｍ２１に
おいでは、テント回路２１４で論理積がとれ、ＴＩ？Ｌ
２１５をオンにセットする。
のＴＥＳＴ ２１１，２２１をオンにセットし、ハスス
レーブＳ２２のＩＮＴＩＩＱ ２２０をオンにして試験
の為の割り込め要求を出すと、ＴＩＥＳＴ ２２１がオ
ンとなっているので、ＭＰＩＩ １］に対する割り込み
要求は、否定入力を持つアンド回路２２３において閉塞
され、アンド回路２２２によってＴＩＮＴ信号としてハ
スマスターＭ２１に送出され２、バスマスク−Ｍ２１に
おいでは、テント回路２１４で論理積がとれ、ＴＩ？Ｌ
２１５をオンにセットする。
ＴＲ１，２１５がオンになると、本来ハススレーブＳ２
２とＭＰＵ ＩＩとの間で取り決められていた手順に相
当する試験動作を、ハスマスターＭ２１が行うように動
作し、ハススレーブＳ２２に対する機能試験を、ハスマ
スターＭ２１が行うことができる。
２とＭＰＵ ＩＩとの間で取り決められていた手順に相
当する試験動作を、ハスマスターＭ２１が行うように動
作し、ハススレーブＳ２２に対する機能試験を、ハスマ
スターＭ２１が行うことができる。
同しようにして、ハスマスターＭ２１の試験も、ハスマ
スターＭ２１のアント回路２１２がら送出されるＴＩＮ
Ｔ信号をバスマスターＭ′２３に接続し、本来ハスマス
ターＭ２１とＭＰＩＩ １１との間で取り決められてい
た手順に相当する試験動作を、ハスマスターＭ１２３に
行わせることにより、ハスマスターＭ２１に対する機能
試験をハスマスターＭ゛２３が行うことができる。
スターＭ２１のアント回路２１２がら送出されるＴＩＮ
Ｔ信号をバスマスターＭ′２３に接続し、本来ハスマス
ターＭ２１とＭＰＩＩ １１との間で取り決められてい
た手順に相当する試験動作を、ハスマスターＭ１２３に
行わせることにより、ハスマスターＭ２１に対する機能
試験をハスマスターＭ゛２３が行うことができる。
上記、詳細に説明したＭＰＵがない状態での、ハスモジ
ュール間の試験方法を模式的に示したものが第３図であ
って、（イ）はバスマスターＭ２１がハススレーブＳ２
２を試験する場合を示し、（ロ）はハスマスク−Ｍ’２
３がハスマスターＭ２１を試験する場合を示している。
ュール間の試験方法を模式的に示したものが第３図であ
って、（イ）はバスマスターＭ２１がハススレーブＳ２
２を試験する場合を示し、（ロ）はハスマスク−Ｍ’２
３がハスマスターＭ２１を試験する場合を示している。
（ｇ＋ 発明の効果
以」−１詳ｒ、Ｉｌｔに説明したように、本発明の試験
方式は、ハススレーブＳからの試験の為の割り込み要求
信号ＴＩＮＴを、通常においてはマイクロプロセッサ−
（Ｍｒ’Ｌｌ ）に送出されるのを、パススレーブＳに
設けられている切り替え回路で、バスマスターＭに送出
し、ハスマスターＭ内に設けられている割り込み要求ラ
ンチ（ＴＲＬ ）にラッチさせることにより、本来バス
スレーブＳとマイクロプロセンサ−（ＭＰＵ ）間で、
取り決められた手順に相当する動作をハスマスターＭが
行うように制御されるので、共通バス方式のデータ処理
システムにおいて、マイクロプロセンサー（ＭＰＵ ）
が接続されていない状態においても、共通バスに接続さ
れているハスモジュール間で（但し、バスマスターＭか
らバススレーブＳの試験に限定される）のみ機能試験を
行うことができる’Ｊ＋果がある。
方式は、ハススレーブＳからの試験の為の割り込み要求
信号ＴＩＮＴを、通常においてはマイクロプロセッサ−
（Ｍｒ’Ｌｌ ）に送出されるのを、パススレーブＳに
設けられている切り替え回路で、バスマスターＭに送出
し、ハスマスターＭ内に設けられている割り込み要求ラ
ンチ（ＴＲＬ ）にラッチさせることにより、本来バス
スレーブＳとマイクロプロセンサ−（ＭＰＵ ）間で、
取り決められた手順に相当する動作をハスマスターＭが
行うように制御されるので、共通バス方式のデータ処理
システムにおいて、マイクロプロセンサー（ＭＰＵ ）
が接続されていない状態においても、共通バスに接続さ
れているハスモジュール間で（但し、バスマスターＭか
らバススレーブＳの試験に限定される）のみ機能試験を
行うことができる’Ｊ＋果がある。
第１図は本発明に関連するデータ処理システムの構成例
をブロック図で示した図、第２図は本発明の一実施例を
示した図、第３図は本発明のハスモジュール間の試験を
模式的に示した図である。 図面において、１．２は本発明に関連するデータ処理シ
ステムにおいて、物理的に分離されたブロックＡ、Ｂ、
１１はマイク１コプロセッサ−（１１ＰＵ ） 。 １２はバスマスター、１３はハススレーブ＋ ３ はＪ
Ｆｆｆ！バス、２１はハスマスターＭ、２２はパススレ
ーブＳ。 ２３はハスマスターＭ ’ 、 ２１０．２２０は割り
込み要求フリップフロップ（ＩＮＴＲＱ ） 、 ２１
Ｌ２２１ は試験モードフリップフロップ（ＴＥＳＴ）
、 ２１５は割り込み要求信号をランチする回路（Ｔ
ＲＬ ） 、 ＴＩＮＴは割り込み要求信号、をそれぞ
れ示す。 −トー −一十丼 榮３ 目
をブロック図で示した図、第２図は本発明の一実施例を
示した図、第３図は本発明のハスモジュール間の試験を
模式的に示した図である。 図面において、１．２は本発明に関連するデータ処理シ
ステムにおいて、物理的に分離されたブロックＡ、Ｂ、
１１はマイク１コプロセッサ−（１１ＰＵ ） 。 １２はバスマスター、１３はハススレーブ＋ ３ はＪ
Ｆｆｆ！バス、２１はハスマスターＭ、２２はパススレ
ーブＳ。 ２３はハスマスターＭ ’ 、 ２１０．２２０は割り
込み要求フリップフロップ（ＩＮＴＲＱ ） 、 ２１
Ｌ２２１ は試験モードフリップフロップ（ＴＥＳＴ）
、 ２１５は割り込み要求信号をランチする回路（Ｔ
ＲＬ ） 、 ＴＩＮＴは割り込み要求信号、をそれぞ
れ示す。 −トー −一十丼 榮３ 目
Claims (1)
- 共通ハスに、マイクロプロセンサーと、１１独又は他の
デバイスを通してデータ処理が可能で、月つマスターと
スレーブに分けられ、マスター側からの要求に従って相
互にデータの授受ができる、複数１ｔ／、１のハスモジ
ュールが接続されているデータ処理システムであって、
上記マイクｌ：Ｉブロセ、ザーを含む第１のハスモジュ
ール群と、他のハスモジュール群とが物理的に分割され
て構成されてぃ゛て、通常は全構成の状態にあって、各
バスモジュールからマイクロプロセッサ−に試験の為の
割り込め要求を送出し、マイクロプロセッサ−が該要求
を受け付りると、その割り込みの種別に従った試験を行
うことができるように構成されたデータ処理システムに
おいて、上記他のバスモジュール群を＋１Ｍ成する複数
個のハスモジュールのスレーブ側のハスモジュールから
、マスター側のハスモジュールに、試験の為の割り込み
要求を行うことができる手段と、上記マスター側のバス
モジュールに、上記割り込み要求をラッチして、該割り
込みの種別に従って、スレーブ側のバスモジュールを試
験する手段とを設け、該手段によって、上記第１のバス
モジュール群が接続されていない時でも、上記他のハス
モジュール群だけで、マスター側のバスモジュールから
スレーブ側のハスモジュールを試験することができるよ
うにしたことを特徴とする試験ツノ式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212008A JPS60105057A (ja) | 1983-11-11 | 1983-11-11 | 試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212008A JPS60105057A (ja) | 1983-11-11 | 1983-11-11 | 試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60105057A true JPS60105057A (ja) | 1985-06-10 |
| JPS6336533B2 JPS6336533B2 (ja) | 1988-07-20 |
Family
ID=16615353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58212008A Granted JPS60105057A (ja) | 1983-11-11 | 1983-11-11 | 試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620525A1 (de) * | 1993-04-10 | 1994-10-19 | Tehalit GmbH | EIB-Modul |
-
1983
- 1983-11-11 JP JP58212008A patent/JPS60105057A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620525A1 (de) * | 1993-04-10 | 1994-10-19 | Tehalit GmbH | EIB-Modul |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336533B2 (ja) | 1988-07-20 |
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