JPS6010186A - 試験パタ−ン発生方法 - Google Patents
試験パタ−ン発生方法Info
- Publication number
- JPS6010186A JPS6010186A JP58119045A JP11904583A JPS6010186A JP S6010186 A JPS6010186 A JP S6010186A JP 58119045 A JP58119045 A JP 58119045A JP 11904583 A JP11904583 A JP 11904583A JP S6010186 A JPS6010186 A JP S6010186A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- memory
- bit string
- bit
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は集積回路等の試験を行なう場合に利用される試
験パターン発生方法に関する。
験パターン発生方法に関する。
＜ａ＞技術の背景
従来から、集積回路を組み付けたコンピュータその他の
周辺機器は、これらが設定入力に対し予定した信号が出
力したか、あるいは予定した動作が行われたかを確認す
るため、試験パターンを入力し、出力を確認する方法が
実施されている。この試験パターンはパターン記憶メモ
リを用いたバクーン発生器で発生され、インタフェース
を介して被試験体たる集積回路等に入力されたり、被試
験体の出力と比較される様になっている。
周辺機器は、これらが設定入力に対し予定した信号が出
力したか、あるいは予定した動作が行われたかを確認す
るため、試験パターンを入力し、出力を確認する方法が
実施されている。この試験パターンはパターン記憶メモ
リを用いたバクーン発生器で発生され、インタフェース
を介して被試験体たる集積回路等に入力されたり、被試
験体の出力と比較される様になっている。
（ハ）従来技術と問題点
第１図はかかる従来の試験パターン発生器に於けるパタ
ーン記憶メモリｌを模式的に示すもので、例えば所定の
データを縦横の複数の番地にアドレス方向に順次記録し
たものからなる。また、このパターン記憶メモリは、通
常の試験を行なうための、メモリのワード方向の遠雷パ
ターン２と、特定のビット列のみを選択して試験を行な
うためのビット列パターン３とが格納されており、ビッ
ト列パターン３の左右の部分が試験パターンメモリとし
て使用されない無駄な空部分４となって、パターン記憶
メモリの利用効率が低下し、不経済であるとともに、実
質的な試験データ量よりも太きなメモリ容量のものが必
要であった。
ーン記憶メモリｌを模式的に示すもので、例えば所定の
データを縦横の複数の番地にアドレス方向に順次記録し
たものからなる。また、このパターン記憶メモリは、通
常の試験を行なうための、メモリのワード方向の遠雷パ
ターン２と、特定のビット列のみを選択して試験を行な
うためのビット列パターン３とが格納されており、ビッ
ト列パターン３の左右の部分が試験パターンメモリとし
て使用されない無駄な空部分４となって、パターン記憶
メモリの利用効率が低下し、不経済であるとともに、実
質的な試験データ量よりも太きなメモリ容量のものが必
要であった。
（ニ）発明の目的
本発明は上記従来の欠点に鑑み、所定のパターン記憶メ
モリ当りの記憶容量を十分に確保しながら、ビット列パ
ターンをワード方向に格納するとともに、これを被試験
体に入力するとき、または被試験体の出力と比較すると
き再びビット列パターンとして出力することができる様
にした試験パターン発生方法を提供することを目的とす
る。
モリ当りの記憶容量を十分に確保しながら、ビット列パ
ターンをワード方向に格納するとともに、これを被試験
体に入力するとき、または被試験体の出力と比較すると
き再びビット列パターンとして出力することができる様
にした試験パターン発生方法を提供することを目的とす
る。
（ホ）発明の構成
そしてこの目的は本発明によれば、ビット列パターンを
通常パターンと同様にパターン記憶メモリにワード方向
に格納し、上記ビット列パターンの読み出し時には、こ
のビット列パターンをシフトレジスタを通して１ピント
ずつシフトさせることにより、被試験体が要求するビッ
ト列パターンを得る様にした試験パターン発生方法を実
施することによって達成される。
通常パターンと同様にパターン記憶メモリにワード方向
に格納し、上記ビット列パターンの読み出し時には、こ
のビット列パターンをシフトレジスタを通して１ピント
ずつシフトさせることにより、被試験体が要求するビッ
ト列パターンを得る様にした試験パターン発生方法を実
施することによって達成される。
（へ）発明の実施例
以下に、本発明の実施例を図面によって詳述する。
第２図は本発明の方法を実施するための試験パターン発
生回路である。同図に於て、１１はパターン記憶メモリ
であり、このパターン記憶メモリ１１には試験用の通常
パターン１２のデータがワード方向に格納されているほ
か、これらの通常パターンＩ２の間に、所定のビット列
のみのパターンデータを選択して試験を行なうためのビ
ット列パターン１３が、直並列処理によってワード方向
に格納されている。
生回路である。同図に於て、１１はパターン記憶メモリ
であり、このパターン記憶メモリ１１には試験用の通常
パターン１２のデータがワード方向に格納されているほ
か、これらの通常パターンＩ２の間に、所定のビット列
のみのパターンデータを選択して試験を行なうためのビ
ット列パターン１３が、直並列処理によってワード方向
に格納されている。
また、このパターン記憶メモリに格納されている内容が
ワード方向の通常パターンかワード方向のビット列パタ
ーンかは、このパターン記憶メモリと１対１で対応する
コントロールメモリ１４の内容によって決まり、このコ
ントロールメモリ１４のロードのコントロール信号によ
って、通常パターン１２を読み出したり、ワード方向の
ビット列パターンを読み出したりする。
ワード方向の通常パターンかワード方向のビット列パタ
ーンかは、このパターン記憶メモリと１対１で対応する
コントロールメモリ１４の内容によって決まり、このコ
ントロールメモリ１４のロードのコントロール信号によ
って、通常パターン１２を読み出したり、ワード方向の
ビット列パターンを読み出したりする。
１５は並直列変換処理用のシフトレジスタであり、上記
コントロールメモリ１４のシフトのコントロール信号に
よって、読み出されたワード方向のビット列パターンが
、このシフトレジスタ１５に一部ロードされ、続いてこ
のシフトレジスタ１５から１ビツトずつ時間送りされて
、直列形のビット列パターンを得ることとなる。
コントロールメモリ１４のシフトのコントロール信号に
よって、読み出されたワード方向のビット列パターンが
、このシフトレジスタ１５に一部ロードされ、続いてこ
のシフトレジスタ１５から１ビツトずつ時間送りされて
、直列形のビット列パターンを得ることとなる。
なお、上記コントロールメモリ１４はビット列パターン
のうちシフトさせたいビット数だけを選択してシフトさ
せたり、ビット列パターンと通常パターンの読み出しを
選択的に行なわせる切換信号を出力するほか、各バクー
ン処理のための色々なコントロール信号が格納されてい
る。
のうちシフトさせたいビット数だけを選択してシフトさ
せたり、ビット列パターンと通常パターンの読み出しを
選択的に行なわせる切換信号を出力するほか、各バクー
ン処理のための色々なコントロール信号が格納されてい
る。
１６はインタフェースで、上記の様にシフトさせて得た
ビット列パターンまたは通常パターンを取り込み、これ
を被試験体１７に入力するか、または被試験体１７の出
力と比較する。この被試験体１７は上記通常パターンの
全ビット数に対応する入出力ピンを有し、ビット列パタ
ーンはこれらの入出力ピンの一部に割当てられる。
ビット列パターンまたは通常パターンを取り込み、これ
を被試験体１７に入力するか、または被試験体１７の出
力と比較する。この被試験体１７は上記通常パターンの
全ビット数に対応する入出力ピンを有し、ビット列パタ
ーンはこれらの入出力ピンの一部に割当てられる。
かかる試験パターン発生回路では、コントロールメモリ
１４のコントロール信号により、パターン記憶メモリ１
１から通常パターン２またはビット列パターン３のいず
れかを選択して読み出させ、通常パターン２はそのまま
ワード方向の並列データとして、直ちにインタフェース
１６を経て被試験体１７に入力されるか、または被試験
体１７の出力と比較される。また、パターン記憶メモリ
１４のビット列パターン３は、そのワード方向の並列デ
ータが一部シフトレジスタ１５にロードされ、このシフ
トレジスタ１５に入力される一部タイミングのシフトパ
ルスによって、時間的配列のビット列パターンとして出
力され、これがインタフェース１６を介して被試験体１
７の特定の入力ピンに入力されるか、または被試験体１
７の出力と比較され、特定のプログラムに従った試験を
実行することとなる。
１４のコントロール信号により、パターン記憶メモリ１
１から通常パターン２またはビット列パターン３のいず
れかを選択して読み出させ、通常パターン２はそのまま
ワード方向の並列データとして、直ちにインタフェース
１６を経て被試験体１７に入力されるか、または被試験
体１７の出力と比較される。また、パターン記憶メモリ
１４のビット列パターン３は、そのワード方向の並列デ
ータが一部シフトレジスタ１５にロードされ、このシフ
トレジスタ１５に入力される一部タイミングのシフトパ
ルスによって、時間的配列のビット列パターンとして出
力され、これがインタフェース１６を介して被試験体１
７の特定の入力ピンに入力されるか、または被試験体１
７の出力と比較され、特定のプログラムに従った試験を
実行することとなる。
この様に、ビットシリアルなパターンデータを、通常パ
ターンと同様に、ワード方向のパターン記憶メモリに記
憶させておいても、シフトレジスタ１５を通じて、最終
的にビット列パターンを取り出すことができるため、パ
ターン記憶メモリの記憶容量を最大限利用することがで
きる。
ターンと同様に、ワード方向のパターン記憶メモリに記
憶させておいても、シフトレジスタ１５を通じて、最終
的にビット列パターンを取り出すことができるため、パ
ターン記憶メモリの記憶容量を最大限利用することがで
きる。
（ト）発明の効果
以上、詳細に説明した様に、本発明によれば、ビット列
パターンを通常パターンと同様にワード方向にパターン
記憶メモリに格納できるため、このパターン記憶メモリ
当りの記憶容量を無駄なく最大限利用できるとともに、
被試験体の入力データ、または出力期待データとして所
定のビットシリアルな特定パターンデータを発生するこ
とができる。この結果、被試験体テストのための通常パ
ターンおよびビット列パターンを格納するメモリ容量を
実質的に小さくでき、かつメモリの有効利用が可能にな
る。
パターンを通常パターンと同様にワード方向にパターン
記憶メモリに格納できるため、このパターン記憶メモリ
当りの記憶容量を無駄なく最大限利用できるとともに、
被試験体の入力データ、または出力期待データとして所
定のビットシリアルな特定パターンデータを発生するこ
とができる。この結果、被試験体テストのための通常パ
ターンおよびビット列パターンを格納するメモリ容量を
実質的に小さくでき、かつメモリの有効利用が可能にな
る。
第１図は従来のパターン記憶メモリの模式図、第２図は
この発明の実施に用いられる試験パターン発す回路図で
ある。 １１・・・パターン記憶メモリ、１２・・・通常パター
ン、１３・・・ワード方向のビット列パターン、１４・
・・コントロールメモリ、１５・・・シフトレジスタ。
この発明の実施に用いられる試験パターン発す回路図で
ある。 １１・・・パターン記憶メモリ、１２・・・通常パター
ン、１３・・・ワード方向のビット列パターン、１４・
・・コントロールメモリ、１５・・・シフトレジスタ。
Claims (1)
- ビット列パターンを遠雷パターンとともにパターン記憶
メモリにワード方向に格納し、上記ビット列パターンの
読み出し時には、コントロールメモリが出力するコント
ロール信号に基づいて、そのワード方向のビット列パタ
ーンをシフトレジスタにロードするとともに、このシフ
トレジスタによりｌビットずつシフトさせてビットシリ
アルなパターンデータを出力する様にした試験パターン
発生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119045A JPS6010186A (ja) | 1983-06-30 | 1983-06-30 | 試験パタ−ン発生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119045A JPS6010186A (ja) | 1983-06-30 | 1983-06-30 | 試験パタ−ン発生方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010186A true JPS6010186A (ja) | 1985-01-19 |
Family
ID=14751557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119045A Pending JPS6010186A (ja) | 1983-06-30 | 1983-06-30 | 試験パタ−ン発生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010186A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150367A (en) * | 1980-04-23 | 1981-11-20 | Fujitsu Ltd | Tester for logic circuit |
-
1983
- 1983-06-30 JP JP58119045A patent/JPS6010186A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150367A (en) * | 1980-04-23 | 1981-11-20 | Fujitsu Ltd | Tester for logic circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960001948B1 (ko) | 에러 조정 및 테스트 기능을 가진 프로그램 가능 메모리 제어 방법 및 장치 | |
| EP0053665A1 (en) | Testing embedded arrays in large scale integrated circuits | |
| EP0324386A3 (en) | Memory testing device | |
| US5533194A (en) | Hardware-assisted high speed memory test apparatus and method | |
| JPS60261148A (ja) | 半導体装置 | |
| US4388701A (en) | Recirculating loop memory array having a shift register buffer for parallel fetching and storing | |
| JPH10170607A (ja) | 半導体デバイスのテスト装置 | |
| EP0040219B1 (en) | Data processor having common monitoring and memory loading and checking means | |
| US5127010A (en) | Pattern generator | |
| JP2000011693A (ja) | データ転送装置、メモリデバイス試験装置、データ転送方法及びメモリデバイス試験方法 | |
| JPS6010186A (ja) | 試験パタ−ン発生方法 | |
| JP3819056B2 (ja) | ベクトル・モジュール・テーブルを用いる自動テスト装置のためのメモリ・アーキテクチャ | |
| JPH1083696A (ja) | 半導体メモリ試験装置 | |
| JPH0249520B2 (ja) | ||
| JPS585681A (ja) | 半導体メモリ試験装置 | |
| JP2568268B2 (ja) | データ列発生回路及びその回路を用いたメモリテスト装置 | |
| JP2583056B2 (ja) | Ｉｃテストシステム | |
| JPH0411959B2 (ja) | ||
| JPS62216059A (ja) | 記憶装置チエツク方式 | |
| JPH0877796A (ja) | 半導体記憶装置 | |
| JPS6153665B2 (ja) | ||
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JPS60136998A (ja) | 半導体記憶装置 | |
| JPS637600A (ja) | 半導体メモリのテスト回路 | |
| JPH02122500A (ja) | 半導体メモリ |