JPS5999556A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS5999556A JPS5999556A JP57208552A JP20855282A JPS5999556A JP S5999556 A JPS5999556 A JP S5999556A JP 57208552 A JP57208552 A JP 57208552A JP 20855282 A JP20855282 A JP 20855282A JP S5999556 A JPS5999556 A JP S5999556A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、・１報処理装置に関し、特に多重＜ｊｌＪ成
の「誦理装置の障害時におけるエラー回複機能の向上に
関づ−る。
の「誦理装置の障害時におけるエラー回複機能の向上に
関づ−る。
従来技術
ストアドブログラム方式全採用する↑ｎ報処理装置にお
いては、命令の読み出し、命令の解読、解読した命令の
実行という一連の動作をくり返すことによって所定の処
理が実行される。これらの動作は、すべてレジスタ間の
情報の転送、シフト動作、加算器の使用等数子種の基本
動作の組合せによって実行される。上記基本動作の組合
せを指定するのがマイクロ命令であり、これを組合せて
各命令の実行を行なうのがマイクロプログラムｔｔｔｌ
Ｊ ４方式による情報処理装置である。マイクロプログ
ラムを制呻記憶にロードしデータ処理を行なう論理装置
を隙数個ｐ；石えた情報処理装置ｒ１に２いて、エラー
が発生した場合、エラー全発生した論理装置で命令全書
実行することによってエラー回復ｉ”Ｊ ｒｊ巨の場合
が多い。
いては、命令の読み出し、命令の解読、解読した命令の
実行という一連の動作をくり返すことによって所定の処
理が実行される。これらの動作は、すべてレジスタ間の
情報の転送、シフト動作、加算器の使用等数子種の基本
動作の組合せによって実行される。上記基本動作の組合
せを指定するのがマイクロ命令であり、これを組合せて
各命令の実行を行なうのがマイクロプログラムｔｔｔｌ
Ｊ ４方式による情報処理装置である。マイクロプログ
ラムを制呻記憶にロードしデータ処理を行なう論理装置
を隙数個ｐ；石えた情報処理装置ｒ１に２いて、エラー
が発生した場合、エラー全発生した論理装置で命令全書
実行することによってエラー回復ｉ”Ｊ ｒｊ巨の場合
が多い。
論理装置において、あ心命令を実行中にエラーが発生し
た場合、その命令を再天行するためには、論理襞直内の
尚該命令に関する全での情ｍ＜へ当該命令の実行前の状
態に戻して命令ケ再実行すれば良い。茄令実行前の状態
の再彷４とは、基本的には、−理装置Ｖ」のソフトウェ
アビジゾルなレジスタ、メモリ状態の再現である。その
ために、ソフトウェアビジゾルなレジスタに対して、命
令実行前の状態を常に保存するヒストリーレジスタを設
けておき、ある命令を実行中Ｖζエラーが生じた場合、
該ヒストリーレジスタの内’６にソフトウェアビジプル
なレジスタに復元できるようにしておくＯしかし、ソフ
トウェアビジプルなレジスタに情報をセットする過程の
障害とか、命令実行中に主記憶の内容を書きかえた場合
とか、前記ヒストリーレジスタの内存を２回以上書き替
えたような場合は、命令実行前の状態の再現が極めて困
難である。
た場合、その命令を再天行するためには、論理襞直内の
尚該命令に関する全での情ｍ＜へ当該命令の実行前の状
態に戻して命令ケ再実行すれば良い。茄令実行前の状態
の再彷４とは、基本的には、−理装置Ｖ」のソフトウェ
アビジゾルなレジスタ、メモリ状態の再現である。その
ために、ソフトウェアビジゾルなレジスタに対して、命
令実行前の状態を常に保存するヒストリーレジスタを設
けておき、ある命令を実行中Ｖζエラーが生じた場合、
該ヒストリーレジスタの内’６にソフトウェアビジプル
なレジスタに復元できるようにしておくＯしかし、ソフ
トウェアビジプルなレジスタに情報をセットする過程の
障害とか、命令実行中に主記憶の内容を書きかえた場合
とか、前記ヒストリーレジスタの内存を２回以上書き替
えたような場合は、命令実行前の状態の再現が極めて困
難である。
このような場合にはりトジイ可否回路をリトライ小町に
セットするようにしておく。そして、命令実行中にエラ
ーが発生した場合、上記リドシイ可否回路の出力を参照
して命令の再試行可否全判定し、再試行ＱＪ能の場合、
ヒストリーレジスタからりカバリ−の８豊のあるときは
前記ヒストリーレジスタの内存にエクンフトウエアビジ
プルなレジスタを命令実行前の状態に復元して命令を再
実行してエラーを回０２ｊる。
セットするようにしておく。そして、命令実行中にエラ
ーが発生した場合、上記リドシイ可否回路の出力を参照
して命令の再試行可否全判定し、再試行ＱＪ能の場合、
ヒストリーレジスタからりカバリ−の８豊のあるときは
前記ヒストリーレジスタの内存にエクンフトウエアビジ
プルなレジスタを命令実行前の状態に復元して命令を再
実行してエラーを回０２ｊる。
上述の従来方式でに、エラーが固定障害であるときは、
命令の再試行によっても同じエラー全発生するからエラ
ー回復ができないという欠点があるＯ 上述の欠点全解決するために、命令再試行失敗時に、さ
らに命令の再試行司能の状態であれば、その時の状態を
他の正常な論理装置に移して再試行司能な命令から処理
を再開できるよ５にすること（プロセンサーリリーフと
いう）にエフ処理中のジョブを放棄しなくてもすむよう
にし′ｆｃ装置もある０しかし、このような装置であっ
ても、命令再試行失敗時の状態ではプロセンサーリリー
フできないが最初のニジ−発生時の情報を用いてならま
だプロセッサーリリーフ可能であるというような場合（
例えばりよライ時のデータのリカバリ失敗のような場合
）に、その区別がつかずプロセッサーリリーフ不ｆｉＪ
と判断するため、放棄しなくてもよいジョブを放棄して
し１うという欠点がある。
命令の再試行によっても同じエラー全発生するからエラ
ー回復ができないという欠点があるＯ 上述の欠点全解決するために、命令再試行失敗時に、さ
らに命令の再試行司能の状態であれば、その時の状態を
他の正常な論理装置に移して再試行司能な命令から処理
を再開できるよ５にすること（プロセンサーリリーフと
いう）にエフ処理中のジョブを放棄しなくてもすむよう
にし′ｆｃ装置もある０しかし、このような装置であっ
ても、命令再試行失敗時の状態ではプロセンサーリリー
フできないが最初のニジ−発生時の情報を用いてならま
だプロセッサーリリーフ可能であるというような場合（
例えばりよライ時のデータのリカバリ失敗のような場合
）に、その区別がつかずプロセッサーリリーフ不ｆｉＪ
と判断するため、放棄しなくてもよいジョブを放棄して
し１うという欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し。
少なくとも１回目のエラー発生時の情報で命令再試行で
きるような場合はジョブ放棄しないでエラー回復するこ
とがＥＪ能な晶信頼度の情報処理装置を提供することに
ある。
きるような場合はジョブ放棄しないでエラー回復するこ
とがＥＪ能な晶信頼度の情報処理装置を提供することに
ある。
発明の構成
本発明の’Ｉ’＃報処珪装置は、自己のエラー検出機能
、エラー検出時の命令再実行司否判断戦能等を肩し、こ
れらの結果によυセット′またはりセットされる障筈検
出回路、リトライＥｉｌ否回路等を含む′ｇ数の一連３
Ａ直を備え、エラー恢出時に命令杓実行用浦なエラーの
回復を行なう情報処理装置において、＋ｉｉＪ Ｍ己、
１１ｉ理装ｆｉｆ内（てリトライ中のエラー発生か少な
くとも最初のエラー発生時点の情報により再リドシイ「
１」能か否かを示す杓すトライ司否回路を設け、前記複
数の論理装置に接続されて該ｉ−理装置内の情報を退避
させ退避させた情報を任意の前記、倫理装置へ復元する
ためのメモリ回路と、前記複数の論理装置に接続され前
記障害検出回路。
、エラー検出時の命令再実行司否判断戦能等を肩し、こ
れらの結果によυセット′またはりセットされる障筈検
出回路、リトライＥｉｌ否回路等を含む′ｇ数の一連３
Ａ直を備え、エラー恢出時に命令杓実行用浦なエラーの
回復を行なう情報処理装置において、＋ｉｉＪ Ｍ己、
１１ｉ理装ｆｉｆ内（てリトライ中のエラー発生か少な
くとも最初のエラー発生時点の情報により再リドシイ「
１」能か否かを示す杓すトライ司否回路を設け、前記複
数の論理装置に接続されて該ｉ−理装置内の情報を退避
させ退避させた情報を任意の前記、倫理装置へ復元する
ためのメモリ回路と、前記複数の論理装置に接続され前
記障害検出回路。
リトライ可否回路および再リトライ可否回路等の出カイ
δ゛号ｒｃ応じて「）１■記ｄ１埋装置の内答全Ｍｆｌ
記メモリ回路に退避させ退避させた内容を任意の前記論
理装置へ復元するエラー回復１１ｉ１Ｊ（財）回路と會
姉えて、いずれかのＡｉｌ記論理装置が最初にエラー発
生したときで前記ＩＪ ｌ−ライ可否回路の出力がリト
ライ町のときは、該エラー発生した論理装置内の情報を
前記メモリ回路へ退避させて該退避した内容全前記エラ
ー全発生した方の論理装置に復元して命令のや）実行全
行ない、命令再実行中にエラー発生したときは、Ｆｒ１
Ｊ記リトラリトライ可否出力かりトライ可であれば再び
エラー発生時点の情報を前記メモリ回品へ退避させ、こ
の悄独を任も、の１ｊＪ記６１苗埋装置ＶＣ復元させ、
前記リトライ可否回路の出力がリトライ不１ｊＪｉ示し
かつＮＩＪ Ｂｌ再リトライ用合否回路出力が口Ｊであ
ると＠は最初１’（−１４！＋ ｉ−ｉ己メモリ回Ｒ２
へ退避させた最初のエラー発生時点の・１８報を他方の
論理装置へ復元して該他方のｊｉｉＩｉ埋装置によって
命令の再実行を付ない前記エラーを回１反することを特
徴とする。
δ゛号ｒｃ応じて「）１■記ｄ１埋装置の内答全Ｍｆｌ
記メモリ回路に退避させ退避させた内容を任意の前記論
理装置へ復元するエラー回復１１ｉ１Ｊ（財）回路と會
姉えて、いずれかのＡｉｌ記論理装置が最初にエラー発
生したときで前記ＩＪ ｌ−ライ可否回路の出力がリト
ライ町のときは、該エラー発生した論理装置内の情報を
前記メモリ回路へ退避させて該退避した内容全前記エラ
ー全発生した方の論理装置に復元して命令のや）実行全
行ない、命令再実行中にエラー発生したときは、Ｆｒ１
Ｊ記リトラリトライ可否出力かりトライ可であれば再び
エラー発生時点の情報を前記メモリ回品へ退避させ、こ
の悄独を任も、の１ｊＪ記６１苗埋装置ＶＣ復元させ、
前記リトライ可否回路の出力がリトライ不１ｊＪｉ示し
かつＮＩＪ Ｂｌ再リトライ用合否回路出力が口Ｊであ
ると＠は最初１’（−１４！＋ ｉ−ｉ己メモリ回Ｒ２
へ退避させた最初のエラー発生時点の・１８報を他方の
論理装置へ復元して該他方のｊｉｉＩｉ埋装置によって
命令の再実行を付ない前記エラーを回１反することを特
徴とする。
発明の実施例
次に、不発明について、図１１を参照して詳細に説明す
る。
る。
図は、不発明の一実施例を示すブロック図である。すな
わち、複数のＫｉｔ理装置ｌおよび２は、それぞれ、マ
イクロブログラムヲｂ己１．ハするｆｌｉｌＪ呻６己１
意４（５）と、；ｖ＋Ｊ呻記１意４（５）から軌み出さ
れたマイクロ命令データ３０（３１）によって１ｌｉｌ
Ｊ Ｆｎされ、ソフトウェアビジプルなレジスタおよび
該レジスタの内存全セーブするためのヒストリーレジス
タ全内蔵し主敦な演算および載置全体の市＋ＪｒＩＩ４
１等を行なう演算制両部６（７）（次に故ｒ４出すべき
マイクロ命令のアドレスイｈ号３２ （３ｊ）の生成も
行なう）と、論理装置のエラー検出信号をセットする障
害検出回路８（９）と、エラー検出時点での命令再実行
可否全示すリトライ可否回路１２（１３）と、ソフトウ
ェアビジプルなレジータのうちヒストリーレジスタの内
容から復元する必要があるもの全示すヒストリー回路１
ｏ（１１）と、命令の再試行が失敗したとき１回目の命
令実行失敗時の情報を用いれば命令の再々天性が可能が
どうかを示す再リトライ可否回路１４（１５Ｊとを含ん
で構成される。エラー検出時点での命令を再実行させる
ための情報は、シフトアウトデータバス３４（３５）に
よってメモリ回路１７に退避させ、メモリ回路１７に退
避された内容は、シフトインデータバス３６（３７）に
よって論理装［１（２）の状態復元に使用される。
わち、複数のＫｉｔ理装置ｌおよび２は、それぞれ、マ
イクロブログラムヲｂ己１．ハするｆｌｉｌＪ呻６己１
意４（５）と、；ｖ＋Ｊ呻記１意４（５）から軌み出さ
れたマイクロ命令データ３０（３１）によって１ｌｉｌ
Ｊ Ｆｎされ、ソフトウェアビジプルなレジスタおよび
該レジスタの内存全セーブするためのヒストリーレジス
タ全内蔵し主敦な演算および載置全体の市＋ＪｒＩＩ４
１等を行なう演算制両部６（７）（次に故ｒ４出すべき
マイクロ命令のアドレスイｈ号３２ （３ｊ）の生成も
行なう）と、論理装置のエラー検出信号をセットする障
害検出回路８（９）と、エラー検出時点での命令再実行
可否全示すリトライ可否回路１２（１３）と、ソフトウ
ェアビジプルなレジータのうちヒストリーレジスタの内
容から復元する必要があるもの全示すヒストリー回路１
ｏ（１１）と、命令の再試行が失敗したとき１回目の命
令実行失敗時の情報を用いれば命令の再々天性が可能が
どうかを示す再リトライ可否回路１４（１５Ｊとを含ん
で構成される。エラー検出時点での命令を再実行させる
ための情報は、シフトアウトデータバス３４（３５）に
よってメモリ回路１７に退避させ、メモリ回路１７に退
避された内容は、シフトインデータバス３６（３７）に
よって論理装［１（２）の状態復元に使用される。
ＩＪ ）ライ可否回路１２（１３）は、債＃制呻部６（
７〕が主記憶書き賛え又はヒストリーレジスタの２回以
上の書き替え等を行なったときおよびりカバリ動作中等
にセットされてす２トライネ可であること・・全示し、
再リトライ可否回路１４ ’（ｉ ５ ）は、１回目の
エラ一時の情報ヲ用いても再リトライ４司であるような
動作、例えはりトライ中における主記憶書き替え等によ
ってセットされる。
７〕が主記憶書き賛え又はヒストリーレジスタの２回以
上の書き替え等を行なったときおよびりカバリ動作中等
にセットされてす２トライネ可であること・・全示し、
再リトライ可否回路１４ ’（ｉ ５ ）は、１回目の
エラ一時の情報ヲ用いても再リトライ４司であるような
動作、例えはりトライ中における主記憶書き替え等によ
ってセットされる。
エラー回復回路３は、前記メモリー回路１７お工びエラ
ー回復制師回路１６から構成される。エラー回復制ｒｔ
ｉ＋回路１６は、酊■記隙害検出回路８゜９の出力する
障害検出指示信号５０．５１ 、ヒストリー回路１０．
１１の出力するヒストリー指示信号５２，５３．リトラ
イ可否回路６２．６３の出力するりトライ可否指示（８
号５４．５５．−Ｌ与すトライ可否回路１４．１５の出
力する＋４’Ｊトライ可否指示信号５６．５７等および
演算制峙部６゜７の出力ターるリトライ成功指示信号４
６．４’７゜リリーフ司指示毎号４８．４９を人力し、
これらの状況に応じてメモリ回路１ｔｉｌｌ Ｎ信号６
６によってメモリ回路１７の書込み読出し等を制帥し、
演算制御部６，７にはリセット信号３８．３９ 、命令
実行指示信号４０，４１．命令ＩＪ ）ライ指示信号４
２．４ｊ、、リリーフ指示信号４４．４５等を送る０ リリーフ指示信号４４．４５に、ｒ、、り、エラーを生
じていない方の論理装置（１又は２）は、エラーを起し
ｆ′ｃ論理装置が処理中のジョブを継続できるように、
現在実行中のジョブを区切りで停止し、停止したことを
示すＩＪ ＩＪ−フ司指示信号（４８又は４９）を出す
。イ宇止後メモリ回路１７からジョブを継続すべき論理
装置（１又は２）へシフトインデータパス（３６又は３
７）によｐ命令の再々実行に必要なデータ會セットする
。
ー回復制師回路１６から構成される。エラー回復制ｒｔ
ｉ＋回路１６は、酊■記隙害検出回路８゜９の出力する
障害検出指示信号５０．５１ 、ヒストリー回路１０．
１１の出力するヒストリー指示信号５２，５３．リトラ
イ可否回路６２．６３の出力するりトライ可否指示（８
号５４．５５．−Ｌ与すトライ可否回路１４．１５の出
力する＋４’Ｊトライ可否指示信号５６．５７等および
演算制峙部６゜７の出力ターるリトライ成功指示信号４
６．４’７゜リリーフ司指示毎号４８．４９を人力し、
これらの状況に応じてメモリ回路１ｔｉｌｌ Ｎ信号６
６によってメモリ回路１７の書込み読出し等を制帥し、
演算制御部６，７にはリセット信号３８．３９ 、命令
実行指示信号４０，４１．命令ＩＪ ）ライ指示信号４
２．４ｊ、、リリーフ指示信号４４．４５等を送る０ リリーフ指示信号４４．４５に、ｒ、、り、エラーを生
じていない方の論理装置（１又は２）は、エラーを起し
ｆ′ｃ論理装置が処理中のジョブを継続できるように、
現在実行中のジョブを区切りで停止し、停止したことを
示すＩＪ ＩＪ−フ司指示信号（４８又は４９）を出す
。イ宇止後メモリ回路１７からジョブを継続すべき論理
装置（１又は２）へシフトインデータパス（３６又は３
７）によｐ命令の再々実行に必要なデータ會セットする
。
次に、本実施例の動作について説明する。通常の動作時
には、Ｕ＝埋装置１．２は、それぞれ独立に、アドレス
化＠３’２．３３に工って制菌記憶４゜５から命令デー
タ３０．３１を読出して演算制御部６，７でそれぞれの
データ処理が実行されている。今、仮りに、論理装置ｌ
がエラー全発生した場合、障害検出回路８がセットされ
、演算側（財）部６は、エラーが生じた時の状態で論理
装置１がホールドされ停止するように制御する。このと
きヒストリー回路ｌＯは、ヒストリーレジスタから回復
する必要のあるソフトウェアビジプルなレジスタを示し
、リトライ可否回路１２は、該障害かりトライ可能でお
るかどうかを示している。再リトライ可否回路１４は未
だ動作していない。
には、Ｕ＝埋装置１．２は、それぞれ独立に、アドレス
化＠３’２．３３に工って制菌記憶４゜５から命令デー
タ３０．３１を読出して演算制御部６，７でそれぞれの
データ処理が実行されている。今、仮りに、論理装置ｌ
がエラー全発生した場合、障害検出回路８がセットされ
、演算側（財）部６は、エラーが生じた時の状態で論理
装置１がホールドされ停止するように制御する。このと
きヒストリー回路ｌＯは、ヒストリーレジスタから回復
する必要のあるソフトウェアビジプルなレジスタを示し
、リトライ可否回路１２は、該障害かりトライ可能でお
るかどうかを示している。再リトライ可否回路１４は未
だ動作していない。
エラー回復１１ｊｌＪ ９’、１回路１Ｇに、障害検出
回路８の出力５０にＪ、、！、ｌ障害が通知されると、
リトライ可否回路１２の出力５４を見て、リトライ可否
全知９、リトライ０］であれば、障Ｗ発生時点の演算ル
１］ｔｉ１４ｊ部６内のソフトウェアビジプルなレジス
タおよび対応するヒストリーレジスタ等の内存全シフト
アウトデータバス３４を用いてメモリ回路１７に退避さ
せた後、リセツｌ−（ぎ＠３８全演算ル（１（財）部６
に送り、。１ｉｉｉ埋装誼ｌの制御記憶４を除く回路全
リセットし、；ＯＪ期立上げの状態にする。このとき−
理装置ｌは停止状態の−１：１である。ｔ＋ｒｉ ｎｇ
は１内のソフトウェアビジプルなレジスタのうち、命令
実行中に更新されてしまつ７’ＣレジスタｖＣは、メモ
リ回路１７に退避させたヒストリーレジスタの内容を復
元させてやらなければならない。命令実行中に更新され
ていないレジスタには、メモリ回路１７に退避させた当
該レジスタの１ノコ各をイ反元してやれば良い。エラー
回復制御回路１６は、どのレジスタにヒストリーレジス
タの内容を復元してやる必要があるかをヒストリー回路
１０の出力信号５２によって知り、メモリ回路制御信号
６６によってメモリ回路１７上の退避された情報を編集
してシフトインデータノくス３６を介して論理装置１に
送り、命令を再実行するための情報を復元するＯその後
命令ＩＪ トライ指示信号４２によって演算制御部６に
命令の再実行を指示する。演算制御部６は、命令の再実
行が成功すると、リトライ成功手旨示信号４６をエラー
回復制御回路１６に送り、ｄ論理装置ｌは次の命令から
再開可能なようにホールドされ停止する。エラー回復制
闘回銘１６は、リトライ成功指示信号４６を受けると、
命令実行指示信号４０を論理装置１に送り、論理装置ｌ
はエラー奮起した命令の次の命令から実行を再開する０
論理装置１で検出されたエラーが一時的な障害であれば
、上述の工うな手順で１回もしくは複数回のりトライに
、Ｃり処理中のジョブを放棄することなく継続実行する
ことができる。しかし、論理装置１″′ｃ検出されたエ
ラーが固定障害であるような場合は、論理装置ＩＫよる
リトライ全何回くり返してもジョブの継続は不可能であ
る。
回路８の出力５０にＪ、、！、ｌ障害が通知されると、
リトライ可否回路１２の出力５４を見て、リトライ可否
全知９、リトライ０］であれば、障Ｗ発生時点の演算ル
１］ｔｉ１４ｊ部６内のソフトウェアビジプルなレジス
タおよび対応するヒストリーレジスタ等の内存全シフト
アウトデータバス３４を用いてメモリ回路１７に退避さ
せた後、リセツｌ−（ぎ＠３８全演算ル（１（財）部６
に送り、。１ｉｉｉ埋装誼ｌの制御記憶４を除く回路全
リセットし、；ＯＪ期立上げの状態にする。このとき−
理装置ｌは停止状態の−１：１である。ｔ＋ｒｉ ｎｇ
は１内のソフトウェアビジプルなレジスタのうち、命令
実行中に更新されてしまつ７’ＣレジスタｖＣは、メモ
リ回路１７に退避させたヒストリーレジスタの内容を復
元させてやらなければならない。命令実行中に更新され
ていないレジスタには、メモリ回路１７に退避させた当
該レジスタの１ノコ各をイ反元してやれば良い。エラー
回復制御回路１６は、どのレジスタにヒストリーレジス
タの内容を復元してやる必要があるかをヒストリー回路
１０の出力信号５２によって知り、メモリ回路制御信号
６６によってメモリ回路１７上の退避された情報を編集
してシフトインデータノくス３６を介して論理装置１に
送り、命令を再実行するための情報を復元するＯその後
命令ＩＪ トライ指示信号４２によって演算制御部６に
命令の再実行を指示する。演算制御部６は、命令の再実
行が成功すると、リトライ成功手旨示信号４６をエラー
回復制御回路１６に送り、ｄ論理装置ｌは次の命令から
再開可能なようにホールドされ停止する。エラー回復制
闘回銘１６は、リトライ成功指示信号４６を受けると、
命令実行指示信号４０を論理装置１に送り、論理装置ｌ
はエラー奮起した命令の次の命令から実行を再開する０
論理装置１で検出されたエラーが一時的な障害であれば
、上述の工うな手順で１回もしくは複数回のりトライに
、Ｃり処理中のジョブを放棄することなく継続実行する
ことができる。しかし、論理装置１″′ｃ検出されたエ
ラーが固定障害であるような場合は、論理装置ＩＫよる
リトライ全何回くり返してもジョブの継続は不可能であ
る。
本実施例では、直埋装置１が命令の再実行を失敗してエ
ラー全発生すると障害検出回路８がセラの情報音用いて
再び命令の再実行ができるかどうかはりトライ可否回路
１２に示される。リトライ司であれば、エラー回復側（
財）回路１６は、前述と同様な処理でリトライ失敗時に
おける論理装置１内の情報全メモリ回路１７に退避させ
、この情報全論理装置１に復元して論理装置ｌで命令の
再実行を行ない成功すれば次の命令全継続実行すること
ができる。この場合、後述するように前ｄピリトライ失
敗時における情報音用いて論理装置２にリリーフさせ、
固定障害による再失敗を避けることもＣＩＪ能である。
ラー全発生すると障害検出回路８がセラの情報音用いて
再び命令の再実行ができるかどうかはりトライ可否回路
１２に示される。リトライ司であれば、エラー回復側（
財）回路１６は、前述と同様な処理でリトライ失敗時に
おける論理装置１内の情報全メモリ回路１７に退避させ
、この情報全論理装置１に復元して論理装置ｌで命令の
再実行を行ない成功すれば次の命令全継続実行すること
ができる。この場合、後述するように前ｄピリトライ失
敗時における情報音用いて論理装置２にリリーフさせ、
固定障害による再失敗を避けることもＣＩＪ能である。
リトライ可否回路１２の出力かりトライネｒｊＪｋ示し
ているような場合でも、命令再実行失敗時の１青報では
りトライネ町であるが、１回目にエラーを生じたときの
情報を用いれぼりトライ可能な場合がある。例えば、１
回目のエラ一時の情報をメモリ回路１７に退避させ、該
情報により論理装置ｌのソフトウェアビジプルなレジス
タに復元する途中（リカバリ動作中）でエラーになった
ような場合は制菌レジスタの復元が未だ完了していない
ため、その時の情報ではｌライすることはできないが、
１回目にエラー金主じたときの情報（メモリ回路１７に
退避されている〕では未だリトライ可能である。従って
、再リトライ可否回路１４はリセット状態である。本実
施例では、このような場合に、エラー（ロ）復制御回ｆ
ｆ６１６の制御により論理装置２にジョブの継続を依頼
することができる。すなわち、エラー回復ｉ１ Ｍ１回
路１６は、命令リトライ実行中であること全記憶してお
ジ、リトライ中に障害検出回路８の出力５０により障害
発生を通知されると、リトライ可否回路１２の出力５４
を参照してリトライ可否全知！ｌｌ（リトライ町の場合
は前述のような再リトライ動作の制御ｉ１］ヲ行なうが
〕、リトライ不可の場合は、再リトライ可否回路１４の
出力を見て、再リトライ可であればＩＪ ＩＪ−７指示
信号４５’ｉ論理装置２に送り、論理装置２に現在実行
中のジョブ全区切りで停止するように指示する。論理装
置２は、実行中のジョブ全区切りで停止した後、ＩＪ
ＩＪ−フ司指示信号４９によりエラー回復制菌回路に通
知する。そして、エラー回復制御回路は、メモリ回路１
７に退避されている１回目のエラ一時における情報に工
って、シフトインデータバス３７を１史井」してｄ蒲埋
装置２に復元した後、命令実行指示値゛号４１により、
前記エラーの命令からの再実行を指示する。
ているような場合でも、命令再実行失敗時の１青報では
りトライネ町であるが、１回目にエラーを生じたときの
情報を用いれぼりトライ可能な場合がある。例えば、１
回目のエラ一時の情報をメモリ回路１７に退避させ、該
情報により論理装置ｌのソフトウェアビジプルなレジス
タに復元する途中（リカバリ動作中）でエラーになった
ような場合は制菌レジスタの復元が未だ完了していない
ため、その時の情報ではｌライすることはできないが、
１回目にエラー金主じたときの情報（メモリ回路１７に
退避されている〕では未だリトライ可能である。従って
、再リトライ可否回路１４はリセット状態である。本実
施例では、このような場合に、エラー（ロ）復制御回ｆ
ｆ６１６の制御により論理装置２にジョブの継続を依頼
することができる。すなわち、エラー回復ｉ１ Ｍ１回
路１６は、命令リトライ実行中であること全記憶してお
ジ、リトライ中に障害検出回路８の出力５０により障害
発生を通知されると、リトライ可否回路１２の出力５４
を参照してリトライ可否全知！ｌｌ（リトライ町の場合
は前述のような再リトライ動作の制御ｉ１］ヲ行なうが
〕、リトライ不可の場合は、再リトライ可否回路１４の
出力を見て、再リトライ可であればＩＪ ＩＪ−７指示
信号４５’ｉ論理装置２に送り、論理装置２に現在実行
中のジョブ全区切りで停止するように指示する。論理装
置２は、実行中のジョブ全区切りで停止した後、ＩＪ
ＩＪ−フ司指示信号４９によりエラー回復制菌回路に通
知する。そして、エラー回復制御回路は、メモリ回路１
７に退避されている１回目のエラ一時における情報に工
って、シフトインデータバス３７を１史井」してｄ蒲埋
装置２に復元した後、命令実行指示値゛号４１により、
前記エラーの命令からの再実行を指示する。
上述のＩＪ ＩＪ−フ動作は、前述のりトライ中におけ
る晃う−発生時にリトライ可否回路１２がリトライ町金
示している場合であっても行なうことができる。ただし
この場合はＩＪ ｌ−ライ中のエラー発生時点のｉ面理
装置１内の情報全メモリ回路１７［退避させ、該情報を
用いて陶理製置２に復元するようにする。なお、ヒスト
リーレジスタ金持たない論理装置にズ１しても上述と同
様な４に成（ヒストリー回路等は除く）全適用すること
が可能である。
る晃う−発生時にリトライ可否回路１２がリトライ町金
示している場合であっても行なうことができる。ただし
この場合はＩＪ ｌ−ライ中のエラー発生時点のｉ面理
装置１内の情報全メモリ回路１７［退避させ、該情報を
用いて陶理製置２に復元するようにする。なお、ヒスト
リーレジスタ金持たない論理装置にズ１しても上述と同
様な４に成（ヒストリー回路等は除く）全適用すること
が可能である。
以上のように、本実施例では、論理装置１の置屋障害に
、Ｊ：り中断されたジョブを放棄するＣとなく論理装置
２によってエラー回復全行ないジョブを継Ｋｊｅ実行す
ることができる効果がある。論理装置２がエラーを生じ
たときも同様である。
、Ｊ：り中断されたジョブを放棄するＣとなく論理装置
２によってエラー回復全行ないジョブを継Ｋｊｅ実行す
ることができる効果がある。論理装置２がエラーを生じ
たときも同様である。
発明の効果
以上のように、本発明においては、複数の論理装置の一
方がエラーを発生した場合に、エラー発生時点の情報全
退避させるメモリ回路を設けて、該メモリ回路の内容に
よって前記エラーを発生した方の論理装置で命令再実行
全行なめ、リトライ失敗時に、リトライ失敗時の情報に
よっては再リトライ不１Ｊであるが最初のエラ一時の情
報音用いれば再リトライ可である場合は、前記メモリ回
路に退避させた１回目のエラー発生時の情報を他方の論
理装置に移送することによってエラー回復可能なように
１”１に成したから、エラー回復可能な領域が従来、Ｊ
ニジ拡大される効果がある。すなわち、プロセッサーＩ
Ｊ ＩＪ−７の可能性全高め、固定障害によって起った
エラーであっても処理中のジョブ全放棄しないで、エラ
ー囲包してジョブ全継続でき、装置の信頼性を向上でき
る効果かあ。。
方がエラーを発生した場合に、エラー発生時点の情報全
退避させるメモリ回路を設けて、該メモリ回路の内容に
よって前記エラーを発生した方の論理装置で命令再実行
全行なめ、リトライ失敗時に、リトライ失敗時の情報に
よっては再リトライ不１Ｊであるが最初のエラ一時の情
報音用いれば再リトライ可である場合は、前記メモリ回
路に退避させた１回目のエラー発生時の情報を他方の論
理装置に移送することによってエラー回復可能なように
１”１に成したから、エラー回復可能な領域が従来、Ｊ
ニジ拡大される効果がある。すなわち、プロセッサーＩ
Ｊ ＩＪ−７の可能性全高め、固定障害によって起った
エラーであっても処理中のジョブ全放棄しないで、エラ
ー囲包してジョブ全継続でき、装置の信頼性を向上でき
る効果かあ。。
図は本発明の一英施例を示すブロック図である。
図において、１，２・・・論理装置、３・・・エラー回
復回路、・ｌ、５・・・制御記憶、６，７・・・演算側
向ｊ部、８．９・・・障害検出回路、１０．１１・・・
ヒストリー回路、ｌ ２ 、１３・・・ＩＪ ）ライ可
否回路、１４．１５・・・再１，１１−ライ可否回路、
１６・・・エラー回復制呻回路、１７・・・メモリ回路
、３４．３５・・・シフトアウトデータバス、３６．３
７・・・シフトインデータバスＯ 代理人 弁理士 住 １）俊 宗
復回路、・ｌ、５・・・制御記憶、６，７・・・演算側
向ｊ部、８．９・・・障害検出回路、１０．１１・・・
ヒストリー回路、ｌ ２ 、１３・・・ＩＪ ）ライ可
否回路、１４．１５・・・再１，１１−ライ可否回路、
１６・・・エラー回復制呻回路、１７・・・メモリ回路
、３４．３５・・・シフトアウトデータバス、３６．３
７・・・シフトインデータバスＯ 代理人 弁理士 住 １）俊 宗
Claims (1)
- 【特許請求の範囲】 自己のエラー検出機能、エラー検出時の命令再実行可否
判断機能等を有し、これらの結果により七ツ′Ｆ−また
はリセットされる障害検出回路、リトライ可否回路等を
含む複数の論理装置を筒え、エラー検出時に命令再実行
可能なエラーの回復ヲ行なう情報処理装置におい工、前
記論理装置内にリトライ中のエラー発生が少なくとも最
初のエラー発生時点の情報に↓ジ再リトライ可能か否か
を示す再リトライ可否回路を設け、前記複数の論理装置
に接続されて該論理装置内の情報を退避させ退避させた
情報紮ｉ−１：意の前記論理装置へ復元するためのメモ
リ回路と、前記複数の論理装置に接続され前記障害検出
回路、リトライ可否回路および再リトライ可否回路等の
出力信号に応じて前記論理装置の内容を前記メモリ回路
に退避させ退避させた内容を任意の前記論理装置へ復元
するエラー回復制御卸回路とを備えて、いずれかの前記
論理装置か最初にエラー発生したときで前記りトライ可
否回路の出力がリトライ町のときは、該エラー発生した
論理装置内の情報全前記メモリ回路へ退避させて該退避
した内８に前記エラーを発生した方の論理波−に復元し
て命令の再実行を行ない、命令再実行中にエラー発生し
たときは、Ｍ記すトライ可否回路の出力かりトライ司で
あれば再びエラー発生時点の情報を前記メモリ回路へ退
避させ、この情報を任意の前記論理装置に復元させ、前
記リトライ可否回路の出力かりトライネ可全示しかつ前
記再リトライ可否回路の出力が町であるときは最初に前
記メモリ回路へ退避きせた最初のエラー発生時点の情報
を他方の論理装置へ復元して該他方の論理装置によって
命令の再実行を行ない前記エラーを１！２Ｉ榎すること
全特徴とする情報処理装置。 （２１特許請求の範囲第１項記載の情報処理装置におい
て、前記リトライ中のエラー発生時に前配りトライ可否
回路の出力がリトライ可であれば、該エラー発生時点の
情報ケ前記メモリ回路に退避させ、該退避させた情報全
他方のｍｌ埋装置に復元させてエラー回復処理を行なう
ことを特徴とするもの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208552A JPS5999556A (ja) | 1982-11-30 | 1982-11-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208552A JPS5999556A (ja) | 1982-11-30 | 1982-11-30 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5999556A true JPS5999556A (ja) | 1984-06-08 |
| JPS635779B2 JPS635779B2 (ja) | 1988-02-05 |
Family
ID=16558072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208552A Granted JPS5999556A (ja) | 1982-11-30 | 1982-11-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010231682A (ja) * | 2009-03-30 | 2010-10-14 | Hitachi Ltd | バッチ処理実行システム及びその方法 |
-
1982
- 1982-11-30 JP JP57208552A patent/JPS5999556A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010231682A (ja) * | 2009-03-30 | 2010-10-14 | Hitachi Ltd | バッチ処理実行システム及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS635779B2 (ja) | 1988-02-05 |
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