JPS5994144A - 乗算器 - Google Patents
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- JPS5994144A JPS5994144A JP20359082A JP20359082A JPS5994144A JP S5994144 A JPS5994144 A JP S5994144A JP 20359082 A JP20359082 A JP 20359082A JP 20359082 A JP20359082 A JP 20359082A JP S5994144 A JPS5994144 A JP S5994144A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は並列乗算器に関し、特に語長の拡張可能な並列
乗算器に関する。
乗算器に関する。
一般にＮビットの数同志の乗算は次のように行なわれる
。
。
ｉ＝。
とするとその積Ｐは次式で表わされる。
これを例えばＮ＝４の場合について行うと次のようにな
る。
る。
Ｊ３ ｊｃ２ 、Ｚ：１ ｒ６×３’ａ
３’２ ３’ｔ ３’。
３’２ ３’ｔ ３’。
３’ｓ’ｌｏ ”２ｙｏ ３Ｃｘ’１０３：Ｏｙ。
”３３’ｌ ：ｃ１１３’ｌ Ｅｌ１３１’ｏ’／
ｓ３：３ｙ２Ｘ’建２ｘ自 Ｚｏ’／ｚ 上述の乗算を行うべく、全加算器をアレイ状に並べたも
のが並列乗算器である。通常この単位で集積回路にパタ
ーン化すると乗算器ＬＳＩとして高速の演算を行うこと
ができる。これらの方式には上述のアレイ方式の他にも
、高速化を追求する為の種々の方法が考案されている。
ｓ３：３ｙ２Ｘ’建２ｘ自 Ｚｏ’／ｚ 上述の乗算を行うべく、全加算器をアレイ状に並べたも
のが並列乗算器である。通常この単位で集積回路にパタ
ーン化すると乗算器ＬＳＩとして高速の演算を行うこと
ができる。これらの方式には上述のアレイ方式の他にも
、高速化を追求する為の種々の方法が考案されている。
第１図にＮ＝４の場合の加算器をアレイ状に並べた並列
乗算器の例を示す０第１図において、加算器１に入力さ
れるｃｌは桁上りであり、入力ｘｏと入力’ｉｏの積は
出力Ｓより出力されその結果がＰｏとして表示される。
乗算器の例を示す０第１図において、加算器１に入力さ
れるｃｌは桁上りであり、入力ｘｏと入力’ｉｏの積は
出力Ｓより出力されその結果がＰｏとして表示される。
次に加算器２，３においても同様な演算が行なわれ％
”ｌ・３’ｏ 十ｘｔ・３）ｔの出力がｐｓとして表示
され、ｒｌ・’ｉｏ＋Ｚｌ” ’１１ に桁上りがある
場合は、加算器４に桁上りが行なわれる。以下同様であ
る。
”ｌ・３’ｏ 十ｘｔ・３）ｔの出力がｐｓとして表示
され、ｒｌ・’ｉｏ＋Ｚｌ” ’１１ に桁上りがある
場合は、加算器４に桁上りが行なわれる。以下同様であ
る。
これらの乗算器は通常８ビツト×８ビツトまたは１６ビ
ツト×１６ビツトという固定化された構成をとっており
、それ以上の語長の乗算のためには複数個の乗算器を使
用して、その結果の和をとる等の方法が行なわれてきた
。その一般的な方法による構成を第２図に示す。第２図
において、５は乗算器で、Ｘ８−１ｍＹ、、の乗算が行
なわれる。
ツト×１６ビツトという固定化された構成をとっており
、それ以上の語長の乗算のためには複数個の乗算器を使
用して、その結果の和をとる等の方法が行なわれてきた
。その一般的な方法による構成を第２図に示す。第２図
において、５は乗算器で、Ｘ８−１ｍＹ、、の乗算が行
なわれる。
以下乗算器６，７．８についても同様である。９は８ピ
ツ） ＣＬＡ加算器で、乗算器６，７の下位８ビツトの
加算を行う。１０も同様に８ビツトＣＩＡ加算器で、乗
算器５の上位８ビツトと加算器９の出力を加算し、必要
に応じて桁上げ全行い、ＰＩ３−９として表示される。
ツ） ＣＬＡ加算器で、乗算器６，７の下位８ビツトの
加算を行う。１０も同様に８ビツトＣＩＡ加算器で、乗
算器５の上位８ビツトと加算器９の出力を加算し、必要
に応じて桁上げ全行い、ＰＩ３−９として表示される。
以下同様に加算器１１は乗算器６，７の上位８ビツトの
加算を行う。更に加算器１２は乗算器８の下位８ビツト
と加算器１１の出力を加算し、必要に応じて桁上げを行
い、Ｐ２４−１７として表示される。加算器１６も同様
である。この方式によると、語長を拡張した場合、乗算
器以外に加算器が必要となる点、また語長が大きくなる
に従って必要とされる加算器の数が増加する点また演算
時間も増大する点等、不都合な点が多い。
加算を行う。更に加算器１２は乗算器８の下位８ビツト
と加算器１１の出力を加算し、必要に応じて桁上げを行
い、Ｐ２４−１７として表示される。加算器１６も同様
である。この方式によると、語長を拡張した場合、乗算
器以外に加算器が必要となる点、また語長が大きくなる
に従って必要とされる加算器の数が増加する点また演算
時間も増大する点等、不都合な点が多い。
そこで、乗算器内に加算器を組込み、その乗算器の計算
結果に他の乗算器の計算結果を加えて出力できる構造を
持ったものが考案されている。第６図にその構成例を示
す。第６図において、乗算器１４は全加算器アレイ１５
と加算器１６とから構成される。単位演算の語長ｆｒｎ
ビットとすると、ｍビットの乗数Ｘと被乗数Ｙは全加算
アレイ１５のＸ入力１７とＸ入力１８に入力され、２７
７１ビツトの乗算結果としてＰ出力１９に出力される０
同時に他の乗算器の相当する桁の結果Ｍ２ｍ−１−ＭＯ
が入力２０に入力され、その和がｐｚｍ１〜Ｐａとして
出力２１に２７７Ｌビツトの結果として得られる。この
加算器１６に桁上げが生じた場合には桁上げｃ（。
結果に他の乗算器の計算結果を加えて出力できる構造を
持ったものが考案されている。第６図にその構成例を示
す。第６図において、乗算器１４は全加算器アレイ１５
と加算器１６とから構成される。単位演算の語長ｆｒｎ
ビットとすると、ｍビットの乗数Ｘと被乗数Ｙは全加算
アレイ１５のＸ入力１７とＸ入力１８に入力され、２７
７１ビツトの乗算結果としてＰ出力１９に出力される０
同時に他の乗算器の相当する桁の結果Ｍ２ｍ−１−ＭＯ
が入力２０に入力され、その和がｐｚｍ１〜Ｐａとして
出力２１に２７７Ｌビツトの結果として得られる。この
加算器１６に桁上げが生じた場合には桁上げｃ（。
が出力２２ｔ−介して出力される。また他の演算結果の
桁上げ入力ＣＩは入力２３を介して加算器１６に入力さ
れる。
桁上げ入力ＣＩは入力２３を介して加算器１６に入力さ
れる。
この乗算器１４を複数個使用して、３ｍビットｘ３ｍビ
ットの乗算を実行する為の部分積への分解の一例を第４
図に示す。本実施例の場合６×６−９個の乗算器１４を
必要とする。第４図において、１４−１〜１４−９はそ
れぞれ乗算器である。
ットの乗算を実行する為の部分積への分解の一例を第４
図に示す。本実施例の場合６×６−９個の乗算器１４を
必要とする。第４図において、１４−１〜１４−９はそ
れぞれ乗算器である。
乗算器１４−１においてはＸ入力としてＸ１７１−１−
Ｘ。
Ｘ。
のｔｎビット−が、Ｘ入力としてＹｍｍ−１−Ｙ２ｍ
のｍビットが入力され、その結果としてＰｌｍ−１−ｐ
ｚｍの部分積が得られる。同様に乗算器１４−２〜１４
−９においてもそれぞれＸ入力、Ｘ入力が与えられ乗算
器内に表示した部分積が得られる。
のｍビットが入力され、その結果としてＰｌｍ−１−ｐ
ｚｍの部分積が得られる。同様に乗算器１４−２〜１４
−９においてもそれぞれＸ入力、Ｘ入力が与えられ乗算
器内に表示した部分積が得られる。
第５図に示すように、第４図の乗算器で演算を行った結
果の部分積の和をとると６ｍビット×６ｍビットの乗算
結果ｐ６ｎ−ｓ −ｐＯを求めることができる。第５図
に示した方式を乗算器１４−１〜１４−９で実行するだ
めの配列の方法の一例を第６図に示す。本実施例の場合
、乗算器１４−１〜１４−９へのＸ入力、Ｘ入力の信号
線は省略しであるが、その入力方法は第４図に示す通り
である。
果の部分積の和をとると６ｍビット×６ｍビットの乗算
結果ｐ６ｎ−ｓ −ｐＯを求めることができる。第５図
に示した方式を乗算器１４−１〜１４−９で実行するだ
めの配列の方法の一例を第６図に示す。本実施例の場合
、乗算器１４−１〜１４−９へのＸ入力、Ｘ入力の信号
線は省略しであるが、その入力方法は第４図に示す通り
である。
乗算器１４−１からの出力の下位ｍビットは乗算器１４
−２のＭＨ端子に、上位ｍビットは乗算器１４−４のＭ
Ｌ端子に入力される。同様に乗算器１４−２からの出力
の下位ｍビットは乗算器１４−３０＆Ｈ端子に、上位ｍ
ビットは乗算器１４−５のＭＬ端子に入力される。以下
、乗算器１４−６〜１４−９についても同様であるｏ
ＭＬ ａ Ｍ１１端子は第６図のＭ、、Ｌ、〜Ｍｏ端子
に相当する。乗算器１４−２のり端子は演算結果の桁上
りを乗算器１４−４のＣＩ端子へ入力するＯＣτ、ＣＩ
端子は桁上げ出力１桁上げ入力として第６図に示したも
のと同一である。
−２のＭＨ端子に、上位ｍビットは乗算器１４−４のＭ
Ｌ端子に入力される。同様に乗算器１４−２からの出力
の下位ｍビットは乗算器１４−３０＆Ｈ端子に、上位ｍ
ビットは乗算器１４−５のＭＬ端子に入力される。以下
、乗算器１４−６〜１４−９についても同様であるｏ
ＭＬ ａ Ｍ１１端子は第６図のＭ、、Ｌ、〜Ｍｏ端子
に相当する。乗算器１４−２のり端子は演算結果の桁上
りを乗算器１４−４のＣＩ端子へ入力するＯＣτ、ＣＩ
端子は桁上げ出力１桁上げ入力として第６図に示したも
のと同一である。
乗算器１４−９の桁上げ出力０６からの出力。
乗算器１４−８の出力の上位ｍビットと桁上げ出力Ｃ８
からの出力および乗算器１４−７の上位ｍビットが加算
器２４に入力される。演算結果ｐ６）１〜Ｐ。
からの出力および乗算器１４−７の上位ｍビットが加算
器２４に入力される。演算結果ｐ６）１〜Ｐ。
のち、ｐｍ−１−ｐｏは乗算器１４−３の下位ｍビット
の出力で、Ｆ２７１Ｌ−ｔ 〜Ｐｍは乗算器１４−６の
下位ｍビットの出力で、表示される。以下ＦｅｒｒＬ−
１〜ｐｚｍについ−ても同様でおる。
の出力で、Ｆ２７１Ｌ−ｔ 〜Ｐｍは乗算器１４−６の
下位ｍビットの出力で、表示される。以下ＦｅｒｒＬ−
１〜ｐｚｍについ−ても同様でおる。
さて、上述の実施例による乗算時間は桁上げ出力の伝搬
径路の長さに依存する。上述の実施例による最長バスは
乗算器１４−１．１４−２．１４−４．１４−５．１４
−７．１４−８と加算器２４を通るバスである。ところ
で、一般にＡｍｍピットに１ｎビツトの乗算全行う時の
所要時間Ｔは次式で表わされる。
径路の長さに依存する。上述の実施例による最長バスは
乗算器１４−１．１４−２．１４−４．１４−５．１４
−７．１４−８と加算器２４を通るバスである。ところ
で、一般にＡｍｍピットに１ｎビツトの乗算全行う時の
所要時間Ｔは次式で表わされる。
Ｔ＝ΔｔＡ（２に＋１）＋Δｔｙ ・・・・・・
（１）ΔｔＡ二乗算器内の加算に要する時間 Δｔｙ＝乗算器１個の乗算時間 上式からもわかるように、語長を大きくした場合、乗算
時間そのもの以外に、加算部での遅延が太き（なり、全
体システムとしての処理時間に影響を与えるということ
が問題となっていた。
（１）ΔｔＡ二乗算器内の加算に要する時間 Δｔｙ＝乗算器１個の乗算時間 上式からもわかるように、語長を大きくした場合、乗算
時間そのもの以外に、加算部での遅延が太き（なり、全
体システムとしての処理時間に影響を与えるということ
が問題となっていた。
本発明は上記事情に鑑みてなされたもので、乗算器以外
の回路を必要とせず、高速で演算を行える乗算器を提供
することを目的とする。
の回路を必要とせず、高速で演算を行える乗算器を提供
することを目的とする。
本発明は上記目的を達成する為に、ｍビットの乗数Ｘと
ｍビットの被乗数Ｙを入力してその積を求める全加算器
アレイと、この全加算アレイの出力のｍビット目に他の
乗算器からの桁上げ信号を入力し、その結果に他の乗算
器の演算結果を加算するように構成したことを特徴とす
る。
ｍビットの被乗数Ｙを入力してその積を求める全加算器
アレイと、この全加算アレイの出力のｍビット目に他の
乗算器からの桁上げ信号を入力し、その結果に他の乗算
器の演算結果を加算するように構成したことを特徴とす
る。
以下、本発明を実施例にもとづいて詳細に説明する。第
７図において、乗算器２５は全加算器アレイ２６．加算
器２７および加算器２８から構成される０ｍビットの乗
数Ｘとｍビットの被乗数Ｙは全加算器アレイ２６のＸ入
力２９とＸ入力６０へ入力され２′ｒｒＬビツトの乗算
結果としてＰ出力３１に上位ｍビットが、Ｐ出力３２に
下位ｍビットが出力される。一方、他の乗算器（図示せ
ず）からの桁上げ出力が桁上げ入力ＣＩとして加算器２
７のｍビット目に入力される。加算器２８には、加算器
２７からの全加算器アレイ２６のＰ出力の上位ｍビット
に桁上げ人力ｃｘ’に加えた出力と全加算器アレイ２６
の下位ｍビットとを合成した２ｍビットの出力３３およ
び他の乗算器（図示せず）の２７７１ビツトの出力３４
が入力される０加算器２８は、出力３３．３４ｔ−加算
し、その結果を出力６５にｐｚｍ−ｓ−Ｐｏとして出力
する。桁上げが生じた場合は桁上げ出力０６が５６から
出力され、他の乗算器（図示せず）の桁上げ入力に入力
される。
７図において、乗算器２５は全加算器アレイ２６．加算
器２７および加算器２８から構成される０ｍビットの乗
数Ｘとｍビットの被乗数Ｙは全加算器アレイ２６のＸ入
力２９とＸ入力６０へ入力され２′ｒｒＬビツトの乗算
結果としてＰ出力３１に上位ｍビットが、Ｐ出力３２に
下位ｍビットが出力される。一方、他の乗算器（図示せ
ず）からの桁上げ出力が桁上げ入力ＣＩとして加算器２
７のｍビット目に入力される。加算器２８には、加算器
２７からの全加算器アレイ２６のＰ出力の上位ｍビット
に桁上げ人力ｃｘ’に加えた出力と全加算器アレイ２６
の下位ｍビットとを合成した２ｍビットの出力３３およ
び他の乗算器（図示せず）の２７７１ビツトの出力３４
が入力される０加算器２８は、出力３３．３４ｔ−加算
し、その結果を出力６５にｐｚｍ−ｓ−Ｐｏとして出力
する。桁上げが生じた場合は桁上げ出力０６が５６から
出力され、他の乗算器（図示せず）の桁上げ入力に入力
される。
第８図に２ｒＩＬビット×２ｍビットの乗算を第７図に
説明した本発明に係る乗算器２５で行う場合の実施例を
示す０第８図において、２５−１〜２５−４′！、それ
ぞれ乗算器であり、３７は加算器である。
説明した本発明に係る乗算器２５で行う場合の実施例を
示す０第８図において、２５−１〜２５−４′！、それ
ぞれ乗算器であり、３７は加算器である。
乗算器２５−１においてはＸ入力としてＸ、ｍｍ−１−
Ｘのｍビットが、Ｘ入力としてＹｍ−１−Ｙｏ のｍビ
ットが入力され、その結果としてＰ３ｍ−１〜ｐｍの部
分積が得られる。同様に乗算器２５−２〜２５−４にお
いてもそれぞれＸ入力、Ｘ入力が与えられ乗算器内に表
示した部分積が得られる。乗算器２５−１からの出力Ｐ
ｓｍ−１〜Ｐｍのうち下位ｍビットは乗算器２５−２の
ＭＨ端子に、上位ｍビットは乗算器２５−３のＭＬ端子
に入力される。乗算器２５−２からの出力Ｐｇ□−５−
Ｐｏのうち下位ｍビットはｐｙｎ−１〜Ｐｏとして出力
され、上位ｍビットは乗算器２５−４のＪ／Ｌ端子へ出
力される。乗算器２５−３からの出力ｐ＜ｍｍ−１−Ｆ
２のうち、下位ｍビットは乗算器２５−４のＭＨ端子へ
、上位扉ビットは加算器６７へ入力される０加算器３７
は乗算器２５−６からの出力および、乗算器２５−４の
桁上げ出力Ｃ（３を加算し、ｐａｍ−１〜Ｐｚ ７７１
を出力する。乗算器２５−４はｐ３ｒｒＬ−１−Ｐｍを
出力する。
Ｘのｍビットが、Ｘ入力としてＹｍ−１−Ｙｏ のｍビ
ットが入力され、その結果としてＰ３ｍ−１〜ｐｍの部
分積が得られる。同様に乗算器２５−２〜２５−４にお
いてもそれぞれＸ入力、Ｘ入力が与えられ乗算器内に表
示した部分積が得られる。乗算器２５−１からの出力Ｐ
ｓｍ−１〜Ｐｍのうち下位ｍビットは乗算器２５−２の
ＭＨ端子に、上位ｍビットは乗算器２５−３のＭＬ端子
に入力される。乗算器２５−２からの出力Ｐｇ□−５−
Ｐｏのうち下位ｍビットはｐｙｎ−１〜Ｐｏとして出力
され、上位ｍビットは乗算器２５−４のＪ／Ｌ端子へ出
力される。乗算器２５−３からの出力ｐ＜ｍｍ−１−Ｆ
２のうち、下位ｍビットは乗算器２５−４のＭＨ端子へ
、上位扉ビットは加算器６７へ入力される０加算器３７
は乗算器２５−６からの出力および、乗算器２５−４の
桁上げ出力Ｃ（３を加算し、ｐａｍ−１〜Ｐｚ ７７１
を出力する。乗算器２５−４はｐ３ｒｒＬ−１−Ｐｍを
出力する。
一方桁上げ出力に関しては、乗算器２５−１の桁上げ出
力Ｃτは乗算器２５−３の桁上げ入力ＣＩへ接続される
。また乗算器２５−２の桁上げ出力Ｃ６は乗算器２５−
４の桁上げ入力ＣＩへ接続される。本発明に係る実施例
が第６図に示した従来例と異なる点は乗算器２５−２の
桁上げ出力Ｃ′ｉｌｉ′が横に並んだ乗算器２５−３の
桁上げ入力に接続されずに一段下の乗算器２５−４の桁
上げ入力ＣＩへ接続されている点である。
力Ｃτは乗算器２５−３の桁上げ入力ＣＩへ接続される
。また乗算器２５−２の桁上げ出力Ｃ６は乗算器２５−
４の桁上げ入力ＣＩへ接続される。本発明に係る実施例
が第６図に示した従来例と異なる点は乗算器２５−２の
桁上げ出力Ｃ′ｉｌｉ′が横に並んだ乗算器２５−３の
桁上げ入力に接続されずに一段下の乗算器２５−４の桁
上げ入力ＣＩへ接続されている点である。
第６図に示した従来例と同様に、本発明に係る乗算器を
用いて３ｍビン）Ｘ３ｍビットの場合に拡張した構成例
を第９図に示す。第９図において、２５−５〜２５−１
３は第７図に示した本発明に係る乗算器であり、３８は
加算器である。乗算器２５−５の演算出力の下位ｍビッ
トは乗算器２５−６のＭＨ端子へ、上位ｍビットは乗算
器２５−８のＭＬ端子へ入力される。乗算器２５−６の
桁上げ出力Ｃ６は乗算器２５−９の桁上げ入力ＣＩへ接
続される。乗算器２５−７の演算出力の下位ｍビットは
そのままｐｍ−１−Ｐｏとして出力され、また上位ｍビ
ットは乗算器２５−１０のＭＬ端子へ入力される０また
乗算器２５−７の桁上げ出力Ｃ６は乗算器２５−１０の
桁上げ入力ＣＩへ接続される。以下、乗算器２５全てに
ついて同様である。
用いて３ｍビン）Ｘ３ｍビットの場合に拡張した構成例
を第９図に示す。第９図において、２５−５〜２５−１
３は第７図に示した本発明に係る乗算器であり、３８は
加算器である。乗算器２５−５の演算出力の下位ｍビッ
トは乗算器２５−６のＭＨ端子へ、上位ｍビットは乗算
器２５−８のＭＬ端子へ入力される。乗算器２５−６の
桁上げ出力Ｃ６は乗算器２５−９の桁上げ入力ＣＩへ接
続される。乗算器２５−７の演算出力の下位ｍビットは
そのままｐｍ−１−Ｐｏとして出力され、また上位ｍビ
ットは乗算器２５−１０のＭＬ端子へ入力される０また
乗算器２５−７の桁上げ出力Ｃ６は乗算器２５−１０の
桁上げ入力ＣＩへ接続される。以下、乗算器２５全てに
ついて同様である。
加算器６８には乗算器２５−１１の演算出力の上位ｍビ
ット、乗算器２５−１２の桁上げ出力Ｃ６゜乗算器２５
−１２の演算出力の上位ｍビットおよび乗算器２５−１
３の桁上げ出力Ｃ１が入力され、ｐｐｍ〜ｐ４ｍが出力
される。
ット、乗算器２５−１２の桁上げ出力Ｃ６゜乗算器２５
−１２の演算出力の上位ｍビットおよび乗算器２５−１
３の桁上げ出力Ｃ１が入力され、ｐｐｍ〜ｐ４ｍが出力
される。
以上の実施例における最長パスは乗算器２５−５．２５
−６．２５−９．２５−１２および加算器３８を通るパ
スで、第６図に示す従来例に比較し、早くなっているこ
とがわかる。これを式で表示すると次式となる。
−６．２５−９．２５−１２および加算器３８を通るパ
スで、第６図に示す従来例に比較し、早くなっているこ
とがわかる。これを式で表示すると次式となる。
Ｔ＝ΔｔＡ ｘ （ｋ ＋ ２）十ΔｔＭ ・・・
・・・ （２）（２）式ヲ（１）式と比較すると、ｋが
大きくなるにつれてΔｔＭの比率が小さくなっていくの
で約１／２になることがわかる。
・・・ （２）（２）式ヲ（１）式と比較すると、ｋが
大きくなるにつれてΔｔＭの比率が小さくなっていくの
で約１／２になることがわかる。
第７図に示したものは一実施例であり、加算器２７を全
加算器アレイ２６の中の加算器と共用にしてもよい。本
発明に係る乗算器を実現するには、他の乗算器からの桁
上げ出力が本乗算器の演算結果の２ｍビット目に入力で
きるように構成すれば、本発明の目的は達成できる。ま
た加算器２８に桁上げ用の入力端子を設けても本発明の
目的は達成できる。
加算器アレイ２６の中の加算器と共用にしてもよい。本
発明に係る乗算器を実現するには、他の乗算器からの桁
上げ出力が本乗算器の演算結果の２ｍビット目に入力で
きるように構成すれば、本発明の目的は達成できる。ま
た加算器２８に桁上げ用の入力端子を設けても本発明の
目的は達成できる。
以上述べた如く本発明によれば、乗算器以外の回路を必
要とせず、高速で演算を行える乗算器を得ることができ
る。
要とせず、高速で演算を行える乗算器を得ることができ
る。
第１図はアレイ方式の乗算器のブロック図、第２図は拡
張機能を持たない乗算器で、語長を拡張した乗算を行う
従来例、第６図は一般的な拡張機能を内蔵した乗算器の
従来例を示すブロック図、第４図は語長を拡張した時の
部分積の割付は方法のブロック図、第５図は部分積の和
を求める方法の説明図、第６図は第３図に示した乗算器
音用いて、第５図に示した部分積の和を求める方法を具
体化する従来例のブロック図、第７図は本発明に係る乗
算器のブロック図、第８図は本発明に係る乗算器音用い
て、語長全拡張した場合のブロック図、第９図は本発明
に係る乗算器を用いて、第６図に示した従来例の機能を
実行する為のブロック図である。 ２５．２５−１〜２５−１３・・・乗算器、 ２６・・
・全加算器アレイ、 ２７．２８・・・加算器、２９
・・・Ｘ入力、 ３０・・・Ｘ入力、 ろ１，３２・・
・Ｐ出力、 ３７，３８・・・加算器。 代理人 弁理士 則 近 憲 佑（ほか１名）Ｐ７
Ｐ６ Ｐ５ Ｐ４ Ｐ３ Ｐ２
ＰＩ ＰＯ１２１０
張機能を持たない乗算器で、語長を拡張した乗算を行う
従来例、第６図は一般的な拡張機能を内蔵した乗算器の
従来例を示すブロック図、第４図は語長を拡張した時の
部分積の割付は方法のブロック図、第５図は部分積の和
を求める方法の説明図、第６図は第３図に示した乗算器
音用いて、第５図に示した部分積の和を求める方法を具
体化する従来例のブロック図、第７図は本発明に係る乗
算器のブロック図、第８図は本発明に係る乗算器音用い
て、語長全拡張した場合のブロック図、第９図は本発明
に係る乗算器を用いて、第６図に示した従来例の機能を
実行する為のブロック図である。 ２５．２５−１〜２５−１３・・・乗算器、 ２６・・
・全加算器アレイ、 ２７．２８・・・加算器、２９
・・・Ｘ入力、 ３０・・・Ｘ入力、 ろ１，３２・・
・Ｐ出力、 ３７，３８・・・加算器。 代理人 弁理士 則 近 憲 佑（ほか１名）Ｐ７
Ｐ６ Ｐ５ Ｐ４ Ｐ３ Ｐ２
ＰＩ ＰＯ１２１０
Claims (1)
- ｍビットの乗数Ｘとｍビットの被乗数Ｙｆ大入力てその
積を求める全加算器アレイと、該全加算器アレイの演算
出力のｍビット目に他の乗算器からの桁上げ信号を入力
する第１の加算器と、ｍビット目に他の乗算器からの桁
上げ信号を入力された全加算器アンイの演算結果と他の
乗算器の演算結果とを加算する第２の加算器とから構成
され、その加算結果と桁上げ結果とを出力する端子を有
することを特徴とする乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20359082A JPS5994144A (ja) | 1982-11-22 | 1982-11-22 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20359082A JPS5994144A (ja) | 1982-11-22 | 1982-11-22 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994144A true JPS5994144A (ja) | 1984-05-30 |
Family
ID=16476588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20359082A Pending JPS5994144A (ja) | 1982-11-22 | 1982-11-22 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850578A (ja) * | 1994-04-19 | 1996-02-20 | Sgs Thomson Microelectron Sa | 算術論理演算装置及び制御方法 |
-
1982
- 1982-11-22 JP JP20359082A patent/JPS5994144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850578A (ja) * | 1994-04-19 | 1996-02-20 | Sgs Thomson Microelectron Sa | 算術論理演算装置及び制御方法 |
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