JPS5990068A - テスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、１以上の信号発生部と複数の信号測定部を備
え、それ等を被測定対象回路と結合させて動作させるこ
とによりテストを行なうテスト装置、特に信号発生部や
信号測定部の個々二のオフセット値を自動的に補正して
適正な測定値を提供することができる自動較正機能を備
えたテスト装置に関する。

最近、高密度に集積され高速で作動する集積回路が、多
種開発されるにいたりたが、これ等の回路は時代の発展
に従って発生する具体的かつ多岐にわたる要請にもとづ
いて開発されたものでおって個々の回路の商品としての
寿命は比較的短いものが多い。

これ等の集積回路をテストするテスト装置も、それぞれ
の回路に対応して動作し得るものでなくてはならないの
であるが、専用のテスト装置を作ることは経済的でない
ので汎用性を持つテスト装置、すなわちソフトウェアの
変更で多品種の集積回路のテストが可能なテスト装置の
使用が強く望まれる。

通常汎用型テスト装置唸電気信号発生部と電気信号測定
部を備えており、これ等をリレーマトリックス等で被測
定物の測定端子に適尚に接続するか、あるいは被測定物
の端子数分だけ発生部および測定部を設けておいて信号
発生または測定の時定を制御するなどの構成が採用され
ている。

このように複数の電気信号発生部および電気信号測定部
を備える場合、各部の電気的特性は同〜ではｋく必ず若
干のノ（ラツキが存在することになる。被測定物につい
て非常に高度な、あるいは高精度なテストが要求される
場合前述のノリツキが問題となる。この問題を具体例に
つきさらに詳しく説明する。

第１図は、一般的な汎用型テスト装置のブロック図であ
って図中１はテスト装置全体をコントロールする制御及
び演算部であシ、２は制御プログラムおよびテストプロ
グラムなストアするためのメモリ部であシ、３は被測定
物へＤＣ信号あるいはパルス信号を発生する信号発生部
でちゃ、４は被測定物からのＤＣ信号あるいはパルス信
号を測定したシ検出し７たシする信号測定部である。５
は前記４の結果が期待値に満足しているか否かを比較判
定する比較判定部であり、６は被測定部（以後１）　Ｕ
　Ｔという）である。

なお第１図はあくまで理解を容易にするために一般的な
例を示したものであシ、現実には３と４が一緒になった
ものや、４と５が一緒になったものや、１と５が一緒に
なった装置等も存在する。

まづ１の制御部は、２のメモリ部から特定な被測定物用
のテストプログラムを読出し、制御プログラムによって
解読して前記テストプログラムで規定されたアナ四グ値
を信号発生部３からＤＵＴ６に供給する。ＤＵＴ６から
の応答信号は信号測定部４で期待値と比較され、あるい
はＡ／Ｄ変換され比較判定部５で良否の判定が行なわれ
る。

第２図は、従来の汎用型ＡＣパラメータテスト装装置一
部をさらに詳しく示した図である。制御及び演算部１お
よびメモリ部２は省略しである。

第３図は、第２図のＤＵＴ６への入出力波形図を示す。

第２図で３はパルス信号発生部であシ、Ｋｌ−に９はリ
レーであ、Ｄ、７．８．９は入力電圧検知器でちゃ、ｉ
ｏ、１１．１２は出力電圧検知器であシ、１３．１４は
オア回路であシ、Ｋ１−に９および７〜１４は第１図に
示した測定部４に相当し、５は比較判定部であシ、６は
ＤＵＴである。まづＫｌ、に２゜Ｋ７のリレーが制御部
１の制御によって閉じ、７の比較電圧がＶ□ＦＩＮに、
１０の比較電圧がｖ、、、　０Ｔ１ｆに設定されていて
入カバルスの検知すべきパルス極性Ｐが、プラスあるい
はマイナスのいずれかに選択されているとして、制御部
ｌからパルス発生部３にトリガされると、３から適当な
パルスが発生され６のＩＮＩに供給される。この場合６
にＩＮＩと０ＵＴ１に被測定物として整合された遅延線
が挿入されていた時、ＩＮＩと０ＵＴ１には第３図の様
な波形が得られる。同時に第３図の波形は、７および１
０にも供給され１５．１６には第３図の１５．１６の様
な出力信号が得られ、５の比較判定判定部に送られる。

５では１５と１６の４４号の時間差を電圧値でサンプル
・アンド・ホールドし、この、電圧値を時間値Ｔ、に読
み変えて、規格時間値と比較判定する。いｉ３のパルス
信号発生部の出力端からＩＮＩ　、ＩＮ２　、ＩＮ：４
ｔでの線路長が全く同一、また３から７．８．９の入力
端までの線路長が全く同一、また０ＵＴＩから１０の入
力端、ＯＵＴ　２から１１の入力端、０ＵＴ３から１２
の入力端までの線路長が全く同一と仮定すれば、前記と
同様のテストをＩＮ２と０ＵＴ２．およびＩＮ３と０Ｕ
Ｔ３に行なりた場合、測定値として全く同様のＴ、　　
が得られるはずである。しかしながら実際は７および８
および９あるいは１０および１１および１２の各々の電
気的特性の相違によシ、前記測定値Ｔ１が各々異なるこ
とが多い。また、前記の仮定の如く各線路長の一致を見
ることは、テスト装置の物理的構造等からして不可能な
ことが多い。前記理由によシ測定値は、前記の誤差分を
含んだＴ＋　±ΔＴ、となる。しかしながら高性能なテ
ストを要求された場合、前記誤差分±ΔＴＩが問題とな
ることが多く、また前記誤差分±ΔＴＩを季さくあるい
は全くなくするためには、７〜１２の各々を構成し、て
いる各エレメントの電気的特性を揃える必要がある。ま
た前記線路長を揃えるために／ｌＩ別なａ造股計が必要
となる。

本発明はテスト装置における前述した問題を解決するた
めになされたものであって、特に前述した誤差分の存在
を前提としてこれを補正するだめの構成を設けることに
よシ測定値の処理を容易にしたテスト装置を提供するこ
とを目的とするものである。

上記目的を達成するために本発明による装置では、第１
図に示したメモリ部２の一部に前記誤差分士△Ｔ、を補
正するための記憶領域を設けである。

以下図面を参照しながらさらに詳しく説明する。

第４図は、第１図のメそり部２の一部を示すものであっ
て縦方向にアドレスを、横方向にビットを示す。いま第
２図において、値の既知の遅延線ＴＩを６のＩＮＩと０
ＵＴ１０間に挿入しＫｌ　、に２　、に７を閉じて、３
をトリガし、７と１０とによる測定を行ないその値がＴ
、になる様に前記７およびあるいはｌＯを調整し、第４
図の（Ｎ十〇）番地と（Ｎ＋６）番地にゼロをストアす
る。同様に第３図のパルス極性のマイナス側の測定値を
Ｔ、Ｃ理論的にはＴ　＋　＝　Ｔ　ｔである）になる様
に、前記７およびｌＯを調整し、第４図の（Ｎ＋１）番
地と（Ｎ＋７）番地にゼロをストアする。次釦６のＩＮ
２とＯＵＴ１に前記遅延線Ｔ、を挿入し、Ｋｌ　、に２
を開け、Ｋ３　、に４を閉じ、３をトリガし、前記と同
様のテストを行ない測定値Ｔｒ±ΔＴ＋　　と前記Ｔ＋
　　ＩＮＩと０ｔＪＴ１との辿ｊ定値の差±ΔＴｌを弁
別器８の固有なオフセラ）分として（Ｎ＋２）番地ヘス
ドアし、同様にマイナス側の測定値の差士へＴ、を（Ｎ
＋３）番地ヘスドアする。次に６のＩＮ３と０ＵＴ１と
に前記遅延線Ｔ＋を挿入し、Ｋ３．に４を開けに５　、
に６を閉じ、３をトリガし、前記と同様のテストを行い
（Ｎ＋４）番地へ９のプラス側の固有なオ７セ、）分を
、また（Ｎ＋５）番地へ９のマイナス側の固有なオフセ
ラ）分をストアする。

次に６のＩＮＩと０ＵＴ２へ前記遅延線Ｔ＋を挿入し、
Ｋ５゜Ｋ６　、に７を開け、Ｋｌ　、に２　、に８を閉
じ、３をトリガし、テストを行ない（Ｎ＋８）番地へ１
１のプラス側の固有な、ｔフセット分を、また（Ｎ＋９
）番地へ１１のマイナス側の固有なオフセット分をスト
アする。

次に、前記遅延線ＴＩを、６のＩＮＩと０１ＪＴ３とに
挿入し、Ｋ８を開け、Ｋ９を閉じ、３ｔｌ−トリガし、
テストを行ない（Ｎ＋１０）番地へ１２のプラス側の固
有なオフセット分を、また（Ｎ＋１１）番地へ１２のマ
イナス側の固有なオフセット分をストアする。第４図の
例では、（Ｎ＋２　）　、　（Ｎ＋５）・（Ｎ＋９　）
　、　（Ｎ＋１０　）　、　（Ｎ＋１１　）番地の内容
は、＋△Ｔのオフセット分であシ、（Ｎ＋３）、（Ｎ＋
４）・（Ｎ＋８）番地の内容は、−八Ｔのオフセット分
であり補数をとっている。

このように、７〜１２の固有なオフセット分を（Ｎ＋Ｏ
）〜（Ｎ＋１１）番地の各々該当するアドレスにストア
した後、実際のＩ）　Ｕ　Ｔのテストに入る。実際のテ
ストでは、６のＩＮｌ　、ＩＮ２　、ＩＮ３と０ＵＴＩ
　、０ＵＴ２．０ＵＴ３との組合せは、任意に行なわれ
、例えばＩＮ２のプラス側の／寸ルス極性から、０ＵＴ
３のマイナス側の／ｆルス極性への遅延時間を測定する
場合り得られた測定値Ｋ（Ｎ＋２）番地の内容と（Ｎ＋
１１）番地の内容とを加えて、真の測定値を算出する方
法をとる。

このように本発明を使用すれば、前記７．８．９の入力
電圧弁別器及び１０．１１．１２の出力電圧弁別器の電
気的特性ｆ、厳密に揃える必要がなく、また、前記パル
ス線路長の厳密な一致を見る必要もなくなる為、非常に
安価で、しかも良好な測定結果を得ることができる。

第５図は、本発明の他の実施例を説明するだめの図であ
って、一般的な汎用型論理集積回路機能テスト装置の一
部を示す。１６．１８．２０は電圧駆動回路で必シ、１
７．１９゜２１は電圧比較回路であシ、Ｋｌ　Ｏ、Ｋｌ
　１　、に１２はリレーであシ、Ｖ工２．やけ駆動電圧
値であシ、Ｖ□７゜。７は比較基準電圧値であり、６は
ＤＵＴであシ、ＰＩ　、Ｐ２．Ｐ３は前記ＤＵＴ６の端
子名を示す。第５図の前記機能テスト装置−にも、第２
図のテスト装置と同様に、前記６が高性能な測定）：要
求する場合には前記１６〜２１の電気的特性のバラツキ
が問題となってくることが多く、前記１６〜２１の電気
的特性を揃えることは、高価な装置となる欠点をもつ。

この際Ｋ。

本発明を使用すれば、先づＫＩＯを閉じて６のＰＩに適
正に較正されたディジタル電圧計等をつなぎ期待すべき
駆動電圧が出力されるまで入力電圧、■。２１４を調整
して１６．１８゜２０の電圧利得が１とすれば前記期待
すべきｊＫ駆動電圧前記調整後のＶ工、１、との差を前
記メモリ部２の適当なアドレスにストアする。次に１７
の出力が反転する電圧値をＶ！ｌ□、。。アを動かして
求め、前記期待すべき駆動電圧と前記Ｖ□Ｆ　Ｏｕｔと
の差を前記メモリ部の適当なアドレスにストアする。次
に６のＰｌとＰ２とを短絡してつなぎ前記と同様１９の
比較電圧Ｖ工、。ｔＩＴを求め前記期待すべき駆動電圧
との差を前記メモリー　部の適当なアドレスにストアす
る。次に６のＰｌとＰ３とをつなぎ、前記と同様２１の
比較電圧Ｖ工、。０．を求め前記期待すべき駆動電圧と
の差を前記メモリ部の適当なアドレスにストアする。次
に６のＰＩとＰ２とをつなぎ、ＫＩＯを開けに１１を閉
じ１７の比較電圧を前記調整後の電圧に設定し、１８の
入力電圧Ｖｍｇｒ　ａｔ　１に調整し１７の反転する電
圧を求め、前記期待すべき駆動電圧と１８の調整後のＶ
□Ｆｌ）ｌとの差を前記メモリ部の適当なアドレスにス
トアする。次に６０Ｐ１とＰ３とをつなぎ、Ｋｌｌを開
けに１２を閉じ１７の比較電圧を、前記調整後の電圧に
設定し、２００Å力電圧Ｖ　、、、□、を調整し、１７
の反転する電圧を求め、前記期待すべき駆動電圧と１８
の調整後のＶ□ＦＩＮ　との差を前記メモリ部の適凸な
アドレスにストアする。前記の如くメモリ部に１６〜２
１に各固有のオフセット分をストアしたテーブルを作成
した後、ＤＵＴのテストを実行する。その際前記ＤＵＴ
の各入力端子に相当する前記１６．１８，２０のオフセ
ット分を補正して電圧を駆動し、一方前記ＤＵＴ６の出
力電圧と比較する。

このように本発明を使用すると、第５図の例においても
１６〜２１の電気的特性を厳密に揃える必要がなく、安
価なテスト装置を提供することができる。

本発明は、この他テスト装置のパルス信号の遅延時間、
パルス幅、パルス振幅の調整、あるいは電流駆動回路あ
るいは電流検出回路等のオフセット調整に容易に使用で
きることは明らかである。

【図面の簡単な説明】

第１図は、一般的な汎用型テスト装置のブロック図、第
２図は汎用型テスト装置の一例としてのＡＣパ２メータ
テスト装置の一部を示す図、第３図は、第２図のＤＵＴ
の入出力関係を説明するための波形図である。第４図は
本発８ＡＫよる実施例装置のメモリ部分を説明するため
の図、第５図はさらに他の実施例装置の部分図である。 １・・・制御演算部　　　２・・・メモリ部３・・・信
号発生部　　　４・・・信号測定部５・・・比較判定部
　　　６・・・被測定部（ＤＵＴ）Ｋ１−に１２・・・
リレー ７．８．９・・・入力電圧検知器 １０．１１．１２・・・出力電圧検知器１３．１４・・
・オア回路 １６．１８．２０・・・電流駆動回路 閏而の浄Ｉ）（内容に変更なし） 拓　３　目 第４目 手続補正書（方式） 特許庁長官　殿 １、事件の表示　　　昭和５８年特　許　願第１２５’
１２２号２、発明の名称　　テスト装置 ３、補正をする者 事件との関係　　　　　　　出　願　人東京都港区芝五
丁目３３番１号 （４２３）　　　日本電気株式会社 代表者　関本忠弘 （連絡先　日本電気株式会社持許部） ５、補正命令の日付　　昭和５８年１１月２９日（発送
日）６、補正の対象 図面の浄書（内容に変更なし）

Claims (1)

【特許請求の範囲】
1. 一定基準に較正された少くとも１つの信号発生部と、一
   定基準に較正された少くとも一つの信号測定部と、上記
   較正された信号測定部に対してそれぞれオフセット値が
   検出された複数の他の信号測定部と、上記較正された信
   号発生部に対してそれぞれオフセット値が検出された複
   数の他の信号発生部と、上記複数の他の信号発生部のオ
   フセット値および上記複数の他の信号測定部のオフセッ
   ト値を登録するメそり部と、被測定物のテストに際し、
   上記メモリに登録されたオフセット値を取υ出し該当す
   る入力信号部あるいは信号測定部に対して補正を合なう
   手段とを有することを特徴とするテスト装置。