JPS5945945B2 - テスト装置 - Google Patents
テスト装置Info
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- JPS5945945B2 JPS5945945B2 JP50006988A JP698875A JPS5945945B2 JP S5945945 B2 JPS5945945 B2 JP S5945945B2 JP 50006988 A JP50006988 A JP 50006988A JP 698875 A JP698875 A JP 698875A JP S5945945 B2 JPS5945945 B2 JP S5945945B2
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- JP
- Japan
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- test
- voltage
- section
- signal
- address
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、１以上の信号発生部と複数の信号測定部を備
え、それ等を被測定対象回路と結合させて動作させるこ
とによりテストを行なうテスト装置、特に信号発生部や
信号測定部の個々のオフセット値を自動的に補正して適
正な測定値を提供することができる自動較正機能を備え
たテスト装置に関する。
え、それ等を被測定対象回路と結合させて動作させるこ
とによりテストを行なうテスト装置、特に信号発生部や
信号測定部の個々のオフセット値を自動的に補正して適
正な測定値を提供することができる自動較正機能を備え
たテスト装置に関する。
最近、高密度に集積され高速で作動する集積回路が、多
種開発されるにいたつたが、これ等の回路は時代の発展
に従つて発生する具体的かつ多岐にわたる要請にもとづ
いて開発されたものであつて個々の回路の商品としての
寿命は比較的短いものが多い。
種開発されるにいたつたが、これ等の回路は時代の発展
に従つて発生する具体的かつ多岐にわたる要請にもとづ
いて開発されたものであつて個々の回路の商品としての
寿命は比較的短いものが多い。
これ等の集積回路をテストするテスト装置も、それぞれ
の回路に対応して動作し得るものでなくてはならないの
であるが、専用のテスト装置を作ることは経済的でない
ので汎用性を持つテスト装置、すなわちソフトウェアの
変更で多品種の集積回路のテストが可能なテスト装置の
使用が強く望まれる。
の回路に対応して動作し得るものでなくてはならないの
であるが、専用のテスト装置を作ることは経済的でない
ので汎用性を持つテスト装置、すなわちソフトウェアの
変更で多品種の集積回路のテストが可能なテスト装置の
使用が強く望まれる。
通常汎用型テスト装置は電気信号発生部と電気信号測定
部を備えており、これ等をリレーマトリックス等で被測
定物の測定端子に適当に接続するか、あるいは被測定物
の端子数分だけ発生部および測定部を設けておいて信号
発生または測定の時定を制御するなどの構成が採用され
ている。
部を備えており、これ等をリレーマトリックス等で被測
定物の測定端子に適当に接続するか、あるいは被測定物
の端子数分だけ発生部および測定部を設けておいて信号
発生または測定の時定を制御するなどの構成が採用され
ている。
このように複数の電気信号発生部および電気信号測定部
を備える場合、各部の電気的特性は同一ではなく必ず若
干のバラツキが存在することになる。被測定物について
非常に高度な、あるいは高精度なテストが要求される場
合前述のバラツキが問題となる。この問題を具体例につ
きさらに詳しく説明する。第１図は、一般的な汎用型テ
スト装置のブロック図であつて図中１はテスト装置全体
をコントロールする制御及び演算部であり、２は制御プ
ログラムおよびテストプログラムをストアするためのメ
モリ部であり、３は被測定物へＤＣ信号あるいはパルス
信号を発生する信号発生部であり、４は被測定物からの
ＤＣ信号あるいはパルス信号を測定したり検出したりす
る信号測定部である。
を備える場合、各部の電気的特性は同一ではなく必ず若
干のバラツキが存在することになる。被測定物について
非常に高度な、あるいは高精度なテストが要求される場
合前述のバラツキが問題となる。この問題を具体例につ
きさらに詳しく説明する。第１図は、一般的な汎用型テ
スト装置のブロック図であつて図中１はテスト装置全体
をコントロールする制御及び演算部であり、２は制御プ
ログラムおよびテストプログラムをストアするためのメ
モリ部であり、３は被測定物へＤＣ信号あるいはパルス
信号を発生する信号発生部であり、４は被測定物からの
ＤＣ信号あるいはパルス信号を測定したり検出したりす
る信号測定部である。
５は前記４の結果が期待値に満足しているか否かを比較
判定する比較判定部であり、６は被測定部（以後ＤＵＴ
という）である。
判定する比較判定部であり、６は被測定部（以後ＤＵＴ
という）である。
なお第１図はあくまで理解を容易にするために一般的な
例を示したものであり、現実には３と４が一緒になつた
ものや、４と５が一緒になつたものや、１と５が一緒に
なつた装置等も存在する。
例を示したものであり、現実には３と４が一緒になつた
ものや、４と５が一緒になつたものや、１と５が一緒に
なつた装置等も存在する。
まづ１の制御部は、２のメモリ部から特定な被測定物用
のテストプログラムを読出し、制御プログラムによつて
解読して前記テストプログラムで規定されたアナグロ値
を信号発生部３からＤＵＴ６に供給する。ＤＵＴ６から
の応答信号は信号測定部４で期待値と比較され、あるい
はＡ／Ｄ変換され比較判定部５で良否の判定が行なわれ
る。第２図は、従来の汎用型ＡＣパラメータテスト装置
の一部をさらに詳しく示した図である。制御及び演算部
１およびメモリ部２は省略してある。第３図は、第２図
のＤＵＴ６への入出力波形図を示す．第２図で３はパル
ス信号発生部であり、Ｋ１〜Ｋ９はリレーであり、７，
８，９は入力電圧検知器であり、１０，１１，１２は出
力電圧検知器であり、１３，１４はオア回路であり、Ｋ
１〜Ｋ９および７〜１４は第１図に示した測定部４に相
当し、５は比較判定部であり、６はＤＵＴである。まづ
Ｋｌ，Ｋ２，Ｋ７のリレーが制御部１の制御によつて閉
じ、７の比較電圧がＶＲＥＦ．ｌＮに、１０の比較電圧
がＶＲ｝ＣＦ．ＯＵＴｉ／Ｃ設定されていて入力パルス
の検知すべきパルス極性Ｐが、プラスあるいはマイナス
のいずれかに選択されているとして、制御部１からパル
ス発生部３にトリガされると、３から適当なパルスが発
生され６のＩＮｌに供給される。この場合６にＩＮｌと
０ＵＴ１！ＩＣ被測定物として整合された遅延線が挿入
されていた時、ＩＮｌと０ＵＴ１には第３図の様な波形
が得られる．同時に第３図の波形は、７および１０にも
供給され１５，１６には第３図の１５，１６の様な出力
信号が得られ、５の比較判定部に送られる。５では１５
と１６の信号の時間差を電圧値でサンプル．アンド．ホ
ールドし、この、電圧値を時間値ＴｌｌｆＣ．読み変え
て、規格時間値と比較判定する。
のテストプログラムを読出し、制御プログラムによつて
解読して前記テストプログラムで規定されたアナグロ値
を信号発生部３からＤＵＴ６に供給する。ＤＵＴ６から
の応答信号は信号測定部４で期待値と比較され、あるい
はＡ／Ｄ変換され比較判定部５で良否の判定が行なわれ
る。第２図は、従来の汎用型ＡＣパラメータテスト装置
の一部をさらに詳しく示した図である。制御及び演算部
１およびメモリ部２は省略してある。第３図は、第２図
のＤＵＴ６への入出力波形図を示す．第２図で３はパル
ス信号発生部であり、Ｋ１〜Ｋ９はリレーであり、７，
８，９は入力電圧検知器であり、１０，１１，１２は出
力電圧検知器であり、１３，１４はオア回路であり、Ｋ
１〜Ｋ９および７〜１４は第１図に示した測定部４に相
当し、５は比較判定部であり、６はＤＵＴである。まづ
Ｋｌ，Ｋ２，Ｋ７のリレーが制御部１の制御によつて閉
じ、７の比較電圧がＶＲＥＦ．ｌＮに、１０の比較電圧
がＶＲ｝ＣＦ．ＯＵＴｉ／Ｃ設定されていて入力パルス
の検知すべきパルス極性Ｐが、プラスあるいはマイナス
のいずれかに選択されているとして、制御部１からパル
ス発生部３にトリガされると、３から適当なパルスが発
生され６のＩＮｌに供給される。この場合６にＩＮｌと
０ＵＴ１！ＩＣ被測定物として整合された遅延線が挿入
されていた時、ＩＮｌと０ＵＴ１には第３図の様な波形
が得られる．同時に第３図の波形は、７および１０にも
供給され１５，１６には第３図の１５，１６の様な出力
信号が得られ、５の比較判定部に送られる。５では１５
と１６の信号の時間差を電圧値でサンプル．アンド．ホ
ールドし、この、電圧値を時間値ＴｌｌｆＣ．読み変え
て、規格時間値と比較判定する。
いま３のパルス信号発生部の出力端からＩＮｌ，ＩＮ２
，ＩＮ３までの線路長が全く同一また３から７，８，９
の入力端までの線路長が全く同一、また０ＵＴ１から１
０の入力端、０ＵＴ２から１１の入力端、０ＵＴ３から
１２の入力端までの線路長が全く同一と仮定すれば、前
記と同様のテストをＩＮ２と０ＵＴ２，およびＩＮ３と
０ＵＴ３ＶＣ行なつた場合、測定値として全く同様のＴ
１が得られるはずである。しかしながら実際は７および
８および９あるいは１０および１１および１２の各々の
電気的特性の相違により、前記測定値Ｔ１が各々異なる
ことが多い。また、前記の仮定の如く各線路長の一致を
見ることは、テスト装置の物理的構造等からして不可能
なことが多い。前記理由により測定値は、前記の誤差分
を含んだＴ１±△Ｔ１となる。しかしながら高性能なテ
ストを要求された場合、前記誤差分士△Ｔ１が問題とな
ることが多く、また前記誤差分士△Ｔ１を小さくあるい
は全くなくするためには、７〜１２の各々を構成してい
る各エレメントの電気的特性を揃える必要がある。また
前記線路長を揃えるために特別な構造設計が必要となる
。本発明はテスト装置における前述した問題を解決する
ためになされたものであつて、特に前述した誤差分の存
在を前提としてこれを補正するための構成を設けること
により測定値の処理を容易にしたテスト装置を提供する
ことを目的とするものである。
，ＩＮ３までの線路長が全く同一また３から７，８，９
の入力端までの線路長が全く同一、また０ＵＴ１から１
０の入力端、０ＵＴ２から１１の入力端、０ＵＴ３から
１２の入力端までの線路長が全く同一と仮定すれば、前
記と同様のテストをＩＮ２と０ＵＴ２，およびＩＮ３と
０ＵＴ３ＶＣ行なつた場合、測定値として全く同様のＴ
１が得られるはずである。しかしながら実際は７および
８および９あるいは１０および１１および１２の各々の
電気的特性の相違により、前記測定値Ｔ１が各々異なる
ことが多い。また、前記の仮定の如く各線路長の一致を
見ることは、テスト装置の物理的構造等からして不可能
なことが多い。前記理由により測定値は、前記の誤差分
を含んだＴ１±△Ｔ１となる。しかしながら高性能なテ
ストを要求された場合、前記誤差分士△Ｔ１が問題とな
ることが多く、また前記誤差分士△Ｔ１を小さくあるい
は全くなくするためには、７〜１２の各々を構成してい
る各エレメントの電気的特性を揃える必要がある。また
前記線路長を揃えるために特別な構造設計が必要となる
。本発明はテスト装置における前述した問題を解決する
ためになされたものであつて、特に前述した誤差分の存
在を前提としてこれを補正するための構成を設けること
により測定値の処理を容易にしたテスト装置を提供する
ことを目的とするものである。
上記目的を達成するために本発明による装置では、第１
図に示したメモリ部２の一部に前記誤差分士△Ｔ１を補
正するための記憶領域を設けてある。
図に示したメモリ部２の一部に前記誤差分士△Ｔ１を補
正するための記憶領域を設けてある。
以下図面を参照しながらさらに詳しく説明する。
第４図は、第１図のメモリ部２の一部を示すものであつ
て縦方向にアドレスを、横方向にビツトを示す．いま第
２図において、値の既知の遅延線Ｔ１を６のＩＮｌと０
ＵＴ１の間に挿入しＫｌ，Ｋ２，Ｋ７を閉じて、３をト
リガし、７と１０とによる測定を行ないその値がＴ，ｌ
ｆＣなる様に前記７およびあるいは１０を調整し、第４
図の（Ｎ＋０）番地と（Ｎ＋６）番地にゼロをストアす
る。
て縦方向にアドレスを、横方向にビツトを示す．いま第
２図において、値の既知の遅延線Ｔ１を６のＩＮｌと０
ＵＴ１の間に挿入しＫｌ，Ｋ２，Ｋ７を閉じて、３をト
リガし、７と１０とによる測定を行ないその値がＴ，ｌ
ｆＣなる様に前記７およびあるいは１０を調整し、第４
図の（Ｎ＋０）番地と（Ｎ＋６）番地にゼロをストアす
る。
同様に第３図のパルス極性のマイナス側の測定値をＴ２
（理論的にはＴ，＝Ｔ２である）になる様に、前記７お
よび１０を調整し、第４図の（Ｎ＋１）番地と（Ｎ＋７
）番地にゼロをストアする。次ＶＣ．６のＩＮ２と０Ｕ
Ｔ１に前記遅延線Ｔ１を挿入し、Ｋｌ，Ｋ２を開け、Ｋ
３，Ｋ４を閉じ、３をトリガし、前記と同様のテストを
行ない測定値Ｔ１±△Ｔ，と前記Ｔ，，ＩＮｌと０ＵＴ
１との測定値の差士△Ｔ，を弁別器８の固有なオフセツ
ト分として（Ｎ＋２）番地ヘスドアし、同様にマイナス
側の測定値の差士△Ｔ２を（Ｎ＋３）番地ヘスドアする
。次に６のＩＮ３と０ＵＴ１とに前記遅延線Ｔ１を挿入
し、Ｋ３，Ｋ４を開けＫ５，Ｋ６を閉じ、３をトリガし
、前記と同様のテストを行い（Ｎ＋４）番地へ９のプラ
ス側の固有なオフセツト分を、また（Ｎ＋５）番地へ９
のマイナス側の固有なオフセツト分をストアする。
（理論的にはＴ，＝Ｔ２である）になる様に、前記７お
よび１０を調整し、第４図の（Ｎ＋１）番地と（Ｎ＋７
）番地にゼロをストアする。次ＶＣ．６のＩＮ２と０Ｕ
Ｔ１に前記遅延線Ｔ１を挿入し、Ｋｌ，Ｋ２を開け、Ｋ
３，Ｋ４を閉じ、３をトリガし、前記と同様のテストを
行ない測定値Ｔ１±△Ｔ，と前記Ｔ，，ＩＮｌと０ＵＴ
１との測定値の差士△Ｔ，を弁別器８の固有なオフセツ
ト分として（Ｎ＋２）番地ヘスドアし、同様にマイナス
側の測定値の差士△Ｔ２を（Ｎ＋３）番地ヘスドアする
。次に６のＩＮ３と０ＵＴ１とに前記遅延線Ｔ１を挿入
し、Ｋ３，Ｋ４を開けＫ５，Ｋ６を閉じ、３をトリガし
、前記と同様のテストを行い（Ｎ＋４）番地へ９のプラ
ス側の固有なオフセツト分を、また（Ｎ＋５）番地へ９
のマイナス側の固有なオフセツト分をストアする。
次に６のＩＮｌと０ＵＴ２へ前記遅延線Ｔ１を挿入し、
Ｋ５，Ｋ６，Ｋ７を開け、Ｋｌ，Ｋ２，Ｋ８を閉じ、３
をトリガし、テストを行ない（Ｎ＋８）番地へ１１のプ
ラス側の固有なオフセツト分を、また（Ｎ＋９）番地へ
１１のマイナス側の固有なオフセツト分をストアする。
次に、前記遅延線Ｔ，を、６のＩＮｌと０ＵＴ３とに挿
入し、Ｋ８を開け、Ｋ９を閉じ、３をトリガし、テスト
を行ない（Ｎ＋１０）番地へ１２のプラス側の固有なオ
フセツト分を、また（Ｎ＋１１）番地へ１２のマイナス
側の固有なオフセツト分をストアする．第４図の例では
、（Ｎ＋２），（Ｎ＋５），（Ｎ＋９），（ＪＳＪ＋１
０），（Ｎ＋１１）番地の内容は、＋△Ｔのオフセツト
分であり、（Ｎ＋３），（Ｎ＋４），（Ｎ＋８）番地の
内容は、一△Ｔのオフセツト分であり補数をとつている
。
Ｋ５，Ｋ６，Ｋ７を開け、Ｋｌ，Ｋ２，Ｋ８を閉じ、３
をトリガし、テストを行ない（Ｎ＋８）番地へ１１のプ
ラス側の固有なオフセツト分を、また（Ｎ＋９）番地へ
１１のマイナス側の固有なオフセツト分をストアする。
次に、前記遅延線Ｔ，を、６のＩＮｌと０ＵＴ３とに挿
入し、Ｋ８を開け、Ｋ９を閉じ、３をトリガし、テスト
を行ない（Ｎ＋１０）番地へ１２のプラス側の固有なオ
フセツト分を、また（Ｎ＋１１）番地へ１２のマイナス
側の固有なオフセツト分をストアする．第４図の例では
、（Ｎ＋２），（Ｎ＋５），（Ｎ＋９），（ＪＳＪ＋１
０），（Ｎ＋１１）番地の内容は、＋△Ｔのオフセツト
分であり、（Ｎ＋３），（Ｎ＋４），（Ｎ＋８）番地の
内容は、一△Ｔのオフセツト分であり補数をとつている
。
このように、７〜１２の固有なオフセツト分を（Ｎ＋０
）〜（Ｎ＋１１）番地の各々該当するアドレスにストア
した後、実際のＤＵＴのテストに入る。
）〜（Ｎ＋１１）番地の各々該当するアドレスにストア
した後、実際のＤＵＴのテストに入る。
実際のテストでは、６のＩＮｌ，ＩＮ２，ＩＮ３と０Ｕ
Ｔ１，０ＵＴ２，０ＵＴ３との組合せは、任意に行なわ
れ、例えばＩＮ２のプラス側のパルス極性から、０ＵＴ
３のマイナス側のパルス極性への遅延時間を測定する場
合は得られた測定値に（Ｎ＋２）番地の内容と（Ｎ＋１
１）番地の内容とを加えて、真の測定値を算出する方法
をとる。このように本発明を使用すれば、前記７，８，
９の入力電圧弁別器及び１０，１１，１２の出力電圧弁
別器の電気的特性を厳密に揃える必要がなく、また、前
記パルス線路長の厳密な一致を見る必要もなくなる為、
非常に安価で、しかも良好な測定結果を得ることができ
る。
Ｔ１，０ＵＴ２，０ＵＴ３との組合せは、任意に行なわ
れ、例えばＩＮ２のプラス側のパルス極性から、０ＵＴ
３のマイナス側のパルス極性への遅延時間を測定する場
合は得られた測定値に（Ｎ＋２）番地の内容と（Ｎ＋１
１）番地の内容とを加えて、真の測定値を算出する方法
をとる。このように本発明を使用すれば、前記７，８，
９の入力電圧弁別器及び１０，１１，１２の出力電圧弁
別器の電気的特性を厳密に揃える必要がなく、また、前
記パルス線路長の厳密な一致を見る必要もなくなる為、
非常に安価で、しかも良好な測定結果を得ることができ
る。
第５図は、本発明の他の実施例を説明するための図であ
つて、一般的な汎用型論理集積回路機能テスト装置の一
部を示す。
つて、一般的な汎用型論理集積回路機能テスト装置の一
部を示す。
１６，１８，２０は電圧駆動回路であり、１７，１９，
２１は電圧比較回路であり、ＫｌＯ，Ｋｌｌ，Ｋｌ２は
リレーであり、ＶＲＥＦ．ＩＮは駆動電圧値であり、Ｖ
ＲＥＦ．ＯＵＴは比較基準電圧値であり、６はＤＵＴで
あり、Ｐｌ，Ｐ２，Ｐ３は前記ＤＵＴ６の端子名を示す
。
２１は電圧比較回路であり、ＫｌＯ，Ｋｌｌ，Ｋｌ２は
リレーであり、ＶＲＥＦ．ＩＮは駆動電圧値であり、Ｖ
ＲＥＦ．ＯＵＴは比較基準電圧値であり、６はＤＵＴで
あり、Ｐｌ，Ｐ２，Ｐ３は前記ＤＵＴ６の端子名を示す
。
第５図の前記機能テスト装置でも、第２図のテスト装置
と同様に、前記６が高性能な測定を要求する場合には前
記１６〜２１の電気的特性のバラツキが問題となつてく
ることが多く、前記１６〜２１の電気的特性を揃えるこ
とは、高価な装置となる欠点をもつ。この際に、本発明
を使用すれば、先づＫｌＯを閉じて６のＰ１に適正に較
正されたデイジタル電圧計等をつなぎ期待すべき駆動電
圧が出力されるまで入力電圧、ＶＲＥＦ．ｌＮを調整し
て１６，１８，２０の電圧利得が１とすれば前記期待す
べき駆動電圧と前記調整後のＶＲＯＦ．ｌＮとの差を前
記メモリ部２の適当なアドレスにストアする。次に１７
の出力が反転する電圧値をＲＥＦ．ＯＵＴを動かして求
め、前記期待すべき駆動電圧と前記Ｖ囮Ｆ．ＯＯＴとの
差を前記メモリ部の適当なアドレスにストアする。次に
６のＰ１とＰ２とを短絡してつなぎ前記と同様１９の比
較電圧ＶＲＥＦ．ＯＵＴを求め前記期待すべき駆動電圧
との差を前記メモリ部の適当なアドレスにストアする。
次ＶＣ６のＰ１とＰ３とをつなぎ、前記と同様２１の比
較電圧ＶＲＥＦ．ＯＵＴを求め前記期待すべき駆動電圧
との差を前記メモリ部の適当なアドレスにストアする。
次に６のＰ１とＰ２とをつなぎ、ＫｌＯを開けＫｌｌを
閉じ１７の比較電圧を前記調整後の電圧に設定し、１８
の入力電圧ＶＲＯＦ．ｌＮを調整し１７の反転する電圧
を求め、前記期待すべき駆動電圧と１８の調整後のＶＲ
ＥＦ．ＯＮとの差を前記メモリ部の適当なアドレスにス
トアする。次ＶＣ６のＰ１とＰ３とをつなぎ、Ｋｌｌを
開けＫｌ２を閉じ１７の比較電圧を、前記調整後の電圧
に設定し、２０の入力電圧ＶＲＯＦ。ｌＮを調整し、１
７の反転する電圧を求め、前記期待すべき駆動電圧との
調整後のＶＲＥＦ．ｌＮとの差を前記メモリ部の適当な
アドレス【ストアする。前記の如くメモリ部に１６〜２
１の各固有のオフセツト分をストアしたテーブルを作成
した後、ＤＵＴのテストを実行する。その際前記ＤＵＴ
の各入力端子に相当する前記１６，１８，２０のオフセ
ツト分を補正して電圧を駆動し、一方前記ＤＵＴ６の出
力電圧と比較する。このように本発明を使用すると、第
５図の例においても１６〜２１の電気的特性を厳密に揃
える必要がなく、安価なテスト装置を提供することがで
きる。本発明は、この他テスト装置のパルス信号の遅延
時間、パルス幅、パルス振幅の調整、あるいは電流駆動
回路あるいは電流検出回路のオフセツト調整に容易に使
用できることは明らかである。
と同様に、前記６が高性能な測定を要求する場合には前
記１６〜２１の電気的特性のバラツキが問題となつてく
ることが多く、前記１６〜２１の電気的特性を揃えるこ
とは、高価な装置となる欠点をもつ。この際に、本発明
を使用すれば、先づＫｌＯを閉じて６のＰ１に適正に較
正されたデイジタル電圧計等をつなぎ期待すべき駆動電
圧が出力されるまで入力電圧、ＶＲＥＦ．ｌＮを調整し
て１６，１８，２０の電圧利得が１とすれば前記期待す
べき駆動電圧と前記調整後のＶＲＯＦ．ｌＮとの差を前
記メモリ部２の適当なアドレスにストアする。次に１７
の出力が反転する電圧値をＲＥＦ．ＯＵＴを動かして求
め、前記期待すべき駆動電圧と前記Ｖ囮Ｆ．ＯＯＴとの
差を前記メモリ部の適当なアドレスにストアする。次に
６のＰ１とＰ２とを短絡してつなぎ前記と同様１９の比
較電圧ＶＲＥＦ．ＯＵＴを求め前記期待すべき駆動電圧
との差を前記メモリ部の適当なアドレスにストアする。
次ＶＣ６のＰ１とＰ３とをつなぎ、前記と同様２１の比
較電圧ＶＲＥＦ．ＯＵＴを求め前記期待すべき駆動電圧
との差を前記メモリ部の適当なアドレスにストアする。
次に６のＰ１とＰ２とをつなぎ、ＫｌＯを開けＫｌｌを
閉じ１７の比較電圧を前記調整後の電圧に設定し、１８
の入力電圧ＶＲＯＦ．ｌＮを調整し１７の反転する電圧
を求め、前記期待すべき駆動電圧と１８の調整後のＶＲ
ＥＦ．ＯＮとの差を前記メモリ部の適当なアドレスにス
トアする。次ＶＣ６のＰ１とＰ３とをつなぎ、Ｋｌｌを
開けＫｌ２を閉じ１７の比較電圧を、前記調整後の電圧
に設定し、２０の入力電圧ＶＲＯＦ。ｌＮを調整し、１
７の反転する電圧を求め、前記期待すべき駆動電圧との
調整後のＶＲＥＦ．ｌＮとの差を前記メモリ部の適当な
アドレス【ストアする。前記の如くメモリ部に１６〜２
１の各固有のオフセツト分をストアしたテーブルを作成
した後、ＤＵＴのテストを実行する。その際前記ＤＵＴ
の各入力端子に相当する前記１６，１８，２０のオフセ
ツト分を補正して電圧を駆動し、一方前記ＤＵＴ６の出
力電圧と比較する。このように本発明を使用すると、第
５図の例においても１６〜２１の電気的特性を厳密に揃
える必要がなく、安価なテスト装置を提供することがで
きる。本発明は、この他テスト装置のパルス信号の遅延
時間、パルス幅、パルス振幅の調整、あるいは電流駆動
回路あるいは電流検出回路のオフセツト調整に容易に使
用できることは明らかである。
第１図は、一般的な汎用型テスト装置のプロツク図、第
２図は汎用型テスト装置の一例としてのＡＣパラメータ
テスト装置の一部を示す図、第３図は、第２図のＤＵＴ
の入出力関係を説明するための波形図である。 第４図は本発明による実施例装置のメモリ部分を説明す
るための図、第５図はさらに他の実施例装置の部分図で
ある。１・・・制御演算部、２・・・メモリ部、３・・
・信号発生部、４・・・信号測定部、５・・・比較判定
部、６・・・被測定部（ＤＵＴ）、Ｋ１〜Ｋｌ２・・・
リレー、７，８，９・・・入力電圧検知器、１０，１１
，１２・・・出力電圧検知器、１３，１４・・・オア回
路、１６，１８，２０・・・電圧駆動回路、１７，１９
，２１・・・電圧比較回路。
２図は汎用型テスト装置の一例としてのＡＣパラメータ
テスト装置の一部を示す図、第３図は、第２図のＤＵＴ
の入出力関係を説明するための波形図である。 第４図は本発明による実施例装置のメモリ部分を説明す
るための図、第５図はさらに他の実施例装置の部分図で
ある。１・・・制御演算部、２・・・メモリ部、３・・
・信号発生部、４・・・信号測定部、５・・・比較判定
部、６・・・被測定部（ＤＵＴ）、Ｋ１〜Ｋｌ２・・・
リレー、７，８，９・・・入力電圧検知器、１０，１１
，１２・・・出力電圧検知器、１３，１４・・・オア回
路、１６，１８，２０・・・電圧駆動回路、１７，１９
，２１・・・電圧比較回路。
Claims (1)
- １ 被測定物のテスト以前に複数の信号発生部または複
数の信号測定部のもつ電気的特性値の基準値からの偏差
をそれぞれ求め、前記偏差の量をそれぞれ登録するメモ
リ部と、被測定物のテスト時に前記信号測定部からの各
測定値および前記メモリ部に登録された各偏差量をそれ
ぞれ演算して偏差が実質的に較正されたテスト結果を算
出する演算部とを内部に含むテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50006988A JPS5945945B2 (ja) | 1975-01-17 | 1975-01-17 | テスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50006988A JPS5945945B2 (ja) | 1975-01-17 | 1975-01-17 | テスト装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125922A Division JPS5990068A (ja) | 1983-07-11 | 1983-07-11 | テスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5182672A JPS5182672A (ja) | 1976-07-20 |
| JPS5945945B2 true JPS5945945B2 (ja) | 1984-11-09 |
Family
ID=11653518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50006988A Expired JPS5945945B2 (ja) | 1975-01-17 | 1975-01-17 | テスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945945B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320461U (ja) * | 1986-07-25 | 1988-02-10 | ||
| JPH0499560U (ja) * | 1991-01-28 | 1992-08-27 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5796270A (en) * | 1980-12-08 | 1982-06-15 | Victor Co Of Japan Ltd | Measurement method |
| JPS57163874A (en) * | 1981-04-02 | 1982-10-08 | Mitsubishi Electric Corp | Automatic input and output switching testing equipment |
-
1975
- 1975-01-17 JP JP50006988A patent/JPS5945945B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320461U (ja) * | 1986-07-25 | 1988-02-10 | ||
| JPH0499560U (ja) * | 1991-01-28 | 1992-08-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5182672A (ja) | 1976-07-20 |
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