JPS5987526A - 外部記憶装置 - Google Patents
外部記憶装置Info
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- JPS5987526A JPS5987526A JP57197714A JP19771482A JPS5987526A JP S5987526 A JPS5987526 A JP S5987526A JP 57197714 A JP57197714 A JP 57197714A JP 19771482 A JP19771482 A JP 19771482A JP S5987526 A JPS5987526 A JP S5987526A
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- Japan
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- data
- terminal
- signal
- data bus
- storage device
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、本体側が動作中であっても着脱自在なカセッ
ト式記憶装置に関する。
ト式記憶装置に関する。
パーソナルコンピュータ等の小形情報処理装置において
、外部記憶装置として、あるいは主記憶装置の拡張用記
憶装置としてカセット式の記憶装置（以下、メモリパッ
ク２と称する）が頻繁に用いられる。このメモリパック
２は一般に第１図に示す如く構成されており、コネクタ
３を介して本体１と接続・取りはずしができる様になっ
ている。
、外部記憶装置として、あるいは主記憶装置の拡張用記
憶装置としてカセット式の記憶装置（以下、メモリパッ
ク２と称する）が頻繁に用いられる。このメモリパック
２は一般に第１図に示す如く構成されており、コネクタ
３を介して本体１と接続・取りはずしができる様になっ
ている。
第１図において、ＣＰＵ（中央処理装置１１）は例えば
米国Ｉｎｔｅ１社製の８０８５もしくはＺｉｌｏｇ社製
の４８０等８ビツトマイクロプロセツサが使用されてい
るものとする。８ピツトマイクロプロセツサ１１は８本
の双方向データバス１２を持ち、このバス１２を介し、
このバス１２に接続される装置とのデータの送受信が行
なわれる。双方向データバス１２に接続される装置とし
て、ＲＯＭ、ＲＡＭから構成される主記憶１３及び周辺
機器インターフェース１４がある。即ち、ＣＰＵＩＩと
のデータ送受信を行なう全ての装置１３−１４は８ビツ
ト双方向データバス１２に接続されることに力る。
米国Ｉｎｔｅ１社製の８０８５もしくはＺｉｌｏｇ社製
の４８０等８ビツトマイクロプロセツサが使用されてい
るものとする。８ピツトマイクロプロセツサ１１は８本
の双方向データバス１２を持ち、このバス１２を介し、
このバス１２に接続される装置とのデータの送受信が行
なわれる。双方向データバス１２に接続される装置とし
て、ＲＯＭ、ＲＡＭから構成される主記憶１３及び周辺
機器インターフェース１４がある。即ち、ＣＰＵＩＩと
のデータ送受信を行なう全ての装置１３−１４は８ビツ
ト双方向データバス１２に接続されることに力る。
従がってメモリパック２もコネクタ３を介してこの双方
向データバス１２に接続されることになる。
向データバス１２に接続されることになる。
図示した、Ｃ８ＴｇＮ、ＲＤ、ＷＲは本体側１がらメモ
リパック２側へ出力されるコントロール信号であり、ｃ
ｓＴ＝けＣＰＵ１１がメモリパック２の使用を選択した
時に” Ｌ ＯＷ ”レベルになる信号、ＲＤはＣＰＵ
ＩＩが双方向データバス１２からデータを受信するとき
“ＬＯＷ”レベルになる信号、ｗｌ＜はＣＰＵ１１が双
方向データバス１２データを送信するとき”ＬＯＷ”レ
ベルになる信号でる、乙。
リパック２側へ出力されるコントロール信号であり、ｃ
ｓＴ＝けＣＰＵ１１がメモリパック２の使用を選択した
時に” Ｌ ＯＷ ”レベルになる信号、ＲＤはＣＰＵ
ＩＩが双方向データバス１２からデータを受信するとき
“ＬＯＷ”レベルになる信号、ｗｌ＜はＣＰＵ１１が双
方向データバス１２データを送信するとき”ＬＯＷ”レ
ベルになる信号でる、乙。
本体１とメモリパック２とを接続するためには上記信号
以外にも必要なものが存在するが、不発明の主旨から逸
脱するため省略する。
以外にも必要なものが存在するが、不発明の主旨から逸
脱するため省略する。
メモリパック２は一般に半導体記憶素子（’ＲＯＭ／Ｒ
ＡＭ）で構成され、その記憶素子をコントロールする周
辺インターフェース回路も含まれるものとする。
ＡＭ）で構成され、その記憶素子をコントロールする周
辺インターフェース回路も含まれるものとする。
第１図に示した例において、メモリバンク２は本体側１
の電源（図示せず）がＯＦＦされているときか、あるい
は電源がＯＮされていてもＣＰＵＩＩが双方向データバ
ス１２を全く使用しない状態にある場合にのみ本体側１
に接続したり取りはずしたりすることができ、それ以外
の状態にちる場合はできない。なせならば、電源がＯＮ
されていてＣＰＵ １１が双方向データバスＪ２を使用
中、メモリパック２を接続したり取り外しすると、本体
側１の双方向データバス１２はメモリパック２のデータ
バスに直接接続されるだめ、不要なノイズが本体側１へ
伝わり、誤動作の原因となるからである。
の電源（図示せず）がＯＦＦされているときか、あるい
は電源がＯＮされていてもＣＰＵＩＩが双方向データバ
ス１２を全く使用しない状態にある場合にのみ本体側１
に接続したり取りはずしたりすることができ、それ以外
の状態にちる場合はできない。なせならば、電源がＯＮ
されていてＣＰＵ １１が双方向データバスＪ２を使用
中、メモリパック２を接続したり取り外しすると、本体
側１の双方向データバス１２はメモリパック２のデータ
バスに直接接続されるだめ、不要なノイズが本体側１へ
伝わり、誤動作の原因となるからである。
メモリパック２は本体１が動作中であっても自由に接続
及び取りはずしが可能で凌）ることか望ましい。しかし
ながら上記従来方式によれば、本体１の電源がＯＦＦ中
である等の条件が必要となり不都合であった。
及び取りはずしが可能で凌）ることか望ましい。しかし
ながら上記従来方式によれば、本体１の電源がＯＦＦ中
である等の条件が必要となり不都合であった。
本発明は上記欠点に鑑みてなされたものであり、双方向
データバスをＣＰＵ側とメモリパック側とに分離するこ
とでメモリパックの取り付けあるいは取９はすしを本体
側の電源０Ｎ１０ＦＦにかかわらず任意の時点で可能と
したカセット式記憶装置を提供することを目的とする。
データバスをＣＰＵ側とメモリパック側とに分離するこ
とでメモリパックの取り付けあるいは取９はすしを本体
側の電源０Ｎ１０ＦＦにかかわらず任意の時点で可能と
したカセット式記憶装置を提供することを目的とする。
本発明は、本体側でメモリパックと接続される双方向デ
ータバスに双方向トランシーバ回路を挿入し、双方向デ
ータバスをＣＰＵ側とメモリパック側とに分離し、双方
向トランシーバのコントロールをＣ３ＴＢＮ信号、ＲＤ
倍信号行なう様にしたものである。
ータバスに双方向トランシーバ回路を挿入し、双方向デ
ータバスをＣＰＵ側とメモリパック側とに分離し、双方
向トランシーバのコントロールをＣ３ＴＢＮ信号、ＲＤ
倍信号行なう様にしたものである。
この方法によって、本体が動作中（’ＣＰＵが双方向デ
ータバスを使用中）におけるメモリパックの取付けある
いは取りはずしによる。ＣＰＵ側の双方向データバスの
防害をなくすることができる。
ータバスを使用中）におけるメモリパックの取付けある
いは取りはずしによる。ＣＰＵ側の双方向データバスの
防害をなくすることができる。
以下、第２図以降を使用して本発明実施例につき詳細に
述べる。
述べる。
第２図は本発明の実施例を示すブロック図である。第１
図に示しだブロックと同一番号の伺されたブロックは第
１図のそれと同様の名称ならびに機能を持つため、ここ
での説明は省略する。第１図に示した従来例との差異は
本体側でメモリパックと接続される双方向データバスに
双方向トランシーバ回路１５が挿入されている点にある
。
図に示しだブロックと同一番号の伺されたブロックは第
１図のそれと同様の名称ならびに機能を持つため、ここ
での説明は省略する。第１図に示した従来例との差異は
本体側でメモリパックと接続される双方向データバスに
双方向トランシーバ回路１５が挿入されている点にある
。
第３図は第２図に示した双方向トランシーバ回路１５の
具体的実施例につき示されている。本発明実施例におい
て、双方向トランシーバ回路１５として７５ＬＳ２４５
（ＯＣＴＡＬ ＢＵＳ ＴＲＡＮＳＣＥＩＶＥＲ８
ＷｉＴＨ３３−８ＴＡＴ ０ＯＴＰＵＴＳ’Ｊを用イテ
いる。
具体的実施例につき示されている。本発明実施例におい
て、双方向トランシーバ回路１５として７５ＬＳ２４５
（ＯＣＴＡＬ ＢＵＳ ＴＲＡＮＳＣＥＩＶＥＲ８
ＷｉＴＨ３３−８ＴＡＴ ０ＯＴＰＵＴＳ’Ｊを用イテ
いる。
この７４Ｔ、８２４５の詳細は、１９８２年日本テキサ
スインスッ／Ｌ’社発行のＴｈｅ Ｂｉｐｏ ｌａｒ
］）ｉｇｉｔａｌＩｎｔｅｇｒａｔｅ＋（Ｃ１ｒｃｕｉ
ｔｓ Ｄａｔａ Ｉｊｏｏｋ頁７−３３０゜３３１を参
照されたい、 図において、Ｃ３ＴＥＮ信号は７４ＬＳ２４５のＢＮ
（Ｅｎａｂｌと）端子に接続され、ＲＤ倍信号ＤＩＲ（
Ｄｉｒｅｃｔｉｏｎ）端子に接続されている。又、ＣＰ
ＵＩＩ側の双方向データバス（ＤＡＴＡ−Ａ）は７４Ｌ
Ｓ２４５のＡ何人出力端子に、メモリパック２例の双方
向データバス（ＤＡＴＡ−Ｂ）は７４ＬＳ２４５のＢ個
人出力端子に接続されている。
スインスッ／Ｌ’社発行のＴｈｅ Ｂｉｐｏ ｌａｒ
］）ｉｇｉｔａｌＩｎｔｅｇｒａｔｅ＋（Ｃ１ｒｃｕｉ
ｔｓ Ｄａｔａ Ｉｊｏｏｋ頁７−３３０゜３３１を参
照されたい、 図において、Ｃ３ＴＥＮ信号は７４ＬＳ２４５のＢＮ
（Ｅｎａｂｌと）端子に接続され、ＲＤ倍信号ＤＩＲ（
Ｄｉｒｅｃｔｉｏｎ）端子に接続されている。又、ＣＰ
ＵＩＩ側の双方向データバス（ＤＡＴＡ−Ａ）は７４Ｌ
Ｓ２４５のＡ何人出力端子に、メモリパック２例の双方
向データバス（ＤＡＴＡ−Ｂ）は７４ＬＳ２４５のＢ個
人出力端子に接続されている。
ＣＰＵＩＩがメモリパック２からデータを読出す時のタ
イミングを第４図に、ＣＰＵＩＩ がメモリパック２に
データを書込む時のタイミングを第５図に示す。
イミングを第４図に、ＣＰＵＩＩ がメモリパック２に
データを書込む時のタイミングを第５図に示す。
以下、本発明の動作につき詳細に述べる。
上記構成において、メモリパック２の読出し時（第４図
のタイミングチャート）においては、メモリパック２が
選択されたことを示すＣ３ＴＥＮ信号と、ＣＰＵ１１が
双方向データバス（ＤＡＴＡ−Ａ）からデータを受信す
ることを示すＲＤ倍信号共に′ＬＯＷ”レベルになる。
のタイミングチャート）においては、メモリパック２が
選択されたことを示すＣ３ＴＥＮ信号と、ＣＰＵ１１が
双方向データバス（ＤＡＴＡ−Ａ）からデータを受信す
ることを示すＲＤ倍信号共に′ＬＯＷ”レベルになる。
Ｃ３ｌＪＮ信号とＲＤ倍信号共に“ＬＯＷ”の時、７４
ＬＳ２４５はＢ端子のデータ（ＤＡ’ｌ’Ａ−Ｂ ）を
Ａ端子（ＤＡＴＡ−Ａ）に伝送する。
ＬＳ２４５はＢ端子のデータ（ＤＡ’ｌ’Ａ−Ｂ ）を
Ａ端子（ＤＡＴＡ−Ａ）に伝送する。
従がつてメモリパック２の読出しデータは、双方向デー
タバス（Ｄな’Ｌ’Ａ−Ｂ）→７４ＬＳ２４５→双方向
データバス（ＤＡＴＡ−Ａ）を経由してＣＰＵＩＩに読
込まれる。
タバス（Ｄな’Ｌ’Ａ−Ｂ）→７４ＬＳ２４５→双方向
データバス（ＤＡＴＡ−Ａ）を経由してＣＰＵＩＩに読
込まれる。
メモリパック２に対するデータの書込み時〔第５図に示
したタイミングチャー） ）、Ｃ３ｌＮ信号とｃｐｕｉ
ｉが双方向データバス（ｉ）ＡＴＡ−Ａ）にデータを送
信することを示すＷＲ信号が共に″ＬＯＷ＃レベＡ／
となｌ）、ＲＤＭ号は“ＨＩＧＨ”レベルのままである
。この時、７４Ｌ８２４５（１５）のＦｉＮ端子は“Ｌ
ＯＷ”レベル、ＤＩＲ端子は“Ｈｉ ｇ ｈ”レベルと
なり、７４ＬＳ２４５はＡ端子のデータ（ＤＡＴＡ−Ａ
）をＢ端子（ＤＡＴＡ−Ｂ）に伝送する。
したタイミングチャー） ）、Ｃ３ｌＮ信号とｃｐｕｉ
ｉが双方向データバス（ｉ）ＡＴＡ−Ａ）にデータを送
信することを示すＷＲ信号が共に″ＬＯＷ＃レベＡ／
となｌ）、ＲＤＭ号は“ＨＩＧＨ”レベルのままである
。この時、７４Ｌ８２４５（１５）のＦｉＮ端子は“Ｌ
ＯＷ”レベル、ＤＩＲ端子は“Ｈｉ ｇ ｈ”レベルと
なり、７４ＬＳ２４５はＡ端子のデータ（ＤＡＴＡ−Ａ
）をＢ端子（ＤＡＴＡ−Ｂ）に伝送する。
ＣＰＵ１１がメモリパック２を選択していない時（メモ
リパック２に対しＲＥＡＤ／ＷＲＩＴＥも行なわすイ）
、Ｃ３ＴＥＮ 信号は“ＨＩＧＨ”レベル（即チ、７４
ＬＳ２４５のＥＮ端子は“ＨＩＧＨ”）であシ、７４Ｌ
８２４５のＡ端子（ＤＡＴＡ−Ａ側）及びＢ端子（ＤＡ
ＴＡ−Ｂ側）は７ｏ−ティング（Ｆｌｏａｔ ｉｎｇ）
状態にある。この状態（ＣＰＵＩＩはメモリパック２を
選択していないだけで他の機器とのデータ送受信のため
、双方向データバスＤＡＴＡ−Ａを使用しているかも知
れない）にあるとき、メモリパック２を本体から取り付
け、あるいは取り外ししても、その影響は双方向データ
バス（１）ＡＴＡ−Ｂ ’Ｉに及ぶだけで済む。従がっ
て双方向データバス（ＤＡＴＡ−Ａ）には何等影響を与
えない。
リパック２に対しＲＥＡＤ／ＷＲＩＴＥも行なわすイ）
、Ｃ３ＴＥＮ 信号は“ＨＩＧＨ”レベル（即チ、７４
ＬＳ２４５のＥＮ端子は“ＨＩＧＨ”）であシ、７４Ｌ
８２４５のＡ端子（ＤＡＴＡ−Ａ側）及びＢ端子（ＤＡ
ＴＡ−Ｂ側）は７ｏ−ティング（Ｆｌｏａｔ ｉｎｇ）
状態にある。この状態（ＣＰＵＩＩはメモリパック２を
選択していないだけで他の機器とのデータ送受信のため
、双方向データバスＤＡＴＡ−Ａを使用しているかも知
れない）にあるとき、メモリパック２を本体から取り付
け、あるいは取り外ししても、その影響は双方向データ
バス（１）ＡＴＡ−Ｂ ’Ｉに及ぶだけで済む。従がっ
て双方向データバス（ＤＡＴＡ−Ａ）には何等影響を与
えない。
尚、カセット式記憶装置２にはＲＯＭ（Ｒｅａｄ Ｏｎ
ｌｙＭｅｍｏｒｙ） 、 ＲＡＭ（Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。又、バッテリイパッ
クアップされた不揮発性のＲＡＭも考えられるが、この
記憶装置の種類は本発明の主旨ではない。
ｌｙＭｅｍｏｒｙ） 、 ＲＡＭ（Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。又、バッテリイパッ
クアップされた不揮発性のＲＡＭも考えられるが、この
記憶装置の種類は本発明の主旨ではない。
以上説明の如く本発明によれば、メモリパックを本体側
に取υ付は又は取り外しする時、本体側の電源をＯＮ状
態にしたままで行なうことが出来、従がって本体を動作
させながら何度でもメモリパックを交換することができ
る。このことは、データ処理においてメモリパックの持
つ利府をより一層効果的に生かすことができる。
に取υ付は又は取り外しする時、本体側の電源をＯＮ状
態にしたままで行なうことが出来、従がって本体を動作
させながら何度でもメモリパックを交換することができ
る。このことは、データ処理においてメモリパックの持
つ利府をより一層効果的に生かすことができる。
第１図はカセット式記憶装置の本体への接続構成例を示
す従来例、第２図はカセット式記憶装置の本体への接続
構成例を示す本発明実施例、第３図は第２図における双
方向トランクーパ回路周辺の詳細を示す図、第４図・第
５図は、ＣＰＵがカセット式記憶装置からデータを読出
すときの、 ｅＰＴＪがカセット式記憶装置にデータを
書込むときのそれぞれのタイミングを示す図である。 １ ・・・・・・・本 体 ２ ・・・・・・ カセット式記憶装置（メモリパック
）３ ・・・・・・ コネクタ １１ ・・・・・ ＣＰＵ １２ ・・・・・−双方向データバス１３ ・・・
・・・ 主記憶
す従来例、第２図はカセット式記憶装置の本体への接続
構成例を示す本発明実施例、第３図は第２図における双
方向トランクーパ回路周辺の詳細を示す図、第４図・第
５図は、ＣＰＵがカセット式記憶装置からデータを読出
すときの、 ｅＰＴＪがカセット式記憶装置にデータを
書込むときのそれぞれのタイミングを示す図である。 １ ・・・・・・・本 体 ２ ・・・・・・ カセット式記憶装置（メモリパック
）３ ・・・・・・ コネクタ １１ ・・・・・ ＣＰＵ １２ ・・・・・−双方向データバス１３ ・・・
・・・ 主記憶
Claims (1)
- プロセッサユニットを含む各ユニットが双方向のデータ
バスを介して共通接続され、且つ上記双方向のデータバ
スとコネクタを介して接続され、着脱自在なカセット式
記憶装置を持つ情報処理装置において、情報処理装置本
体側でカセット式記憶装置と接続される双方向データバ
スに双方向トランシーバ回路を挿入することにより、双
方向データバスをプロセッサユニット側とカセット式記
憶装置側とに分離し、カセット式記憶装置以外の装置が
選択されたときに限り、上記双方向ト２ンシーバ回路を
ディセーブル状態とすることを特徴とするカセット式記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197714A JPS5987526A (ja) | 1982-11-12 | 1982-11-12 | 外部記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197714A JPS5987526A (ja) | 1982-11-12 | 1982-11-12 | 外部記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987526A true JPS5987526A (ja) | 1984-05-21 |
| JPH0430046B2 JPH0430046B2 (ja) | 1992-05-20 |
Family
ID=16379129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197714A Granted JPS5987526A (ja) | 1982-11-12 | 1982-11-12 | 外部記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987526A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61213034A (ja) * | 1985-03-15 | 1986-09-22 | セイコーインスツルメンツ株式会社 | 半導体メモリパツク付血圧計システム |
| JPS6227841A (ja) * | 1985-07-25 | 1987-02-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | カ−トリツジの插入又は除去によるエラ−を防ぐ方法及び装置 |
| JPS62195781A (ja) * | 1986-02-24 | 1987-08-28 | Ricoh Co Ltd | Ｉｃカ−ドを使用したデ−タ装置 |
| US5310998A (en) * | 1989-10-31 | 1994-05-10 | Kabushiki Kaisha Toshiba | Method and system for placing a bus on hold during the insertion/extraction of an IC card into/from a computer |
| US5991839A (en) * | 1995-09-29 | 1999-11-23 | Kabushiki Kaisha Toshiba | Computer system having computer main body and expansion unit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148234A (ja) * | 1974-10-23 | 1976-04-24 | Yokogawa Electric Works Ltd |
-
1982
- 1982-11-12 JP JP57197714A patent/JPS5987526A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148234A (ja) * | 1974-10-23 | 1976-04-24 | Yokogawa Electric Works Ltd |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61213034A (ja) * | 1985-03-15 | 1986-09-22 | セイコーインスツルメンツ株式会社 | 半導体メモリパツク付血圧計システム |
| JPS6227841A (ja) * | 1985-07-25 | 1987-02-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | カ−トリツジの插入又は除去によるエラ−を防ぐ方法及び装置 |
| JPS62195781A (ja) * | 1986-02-24 | 1987-08-28 | Ricoh Co Ltd | Ｉｃカ−ドを使用したデ−タ装置 |
| US5310998A (en) * | 1989-10-31 | 1994-05-10 | Kabushiki Kaisha Toshiba | Method and system for placing a bus on hold during the insertion/extraction of an IC card into/from a computer |
| US5991839A (en) * | 1995-09-29 | 1999-11-23 | Kabushiki Kaisha Toshiba | Computer system having computer main body and expansion unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430046B2 (ja) | 1992-05-20 |
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