JPH04319595A - メモリ・カートリッジ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体メモリを内蔵し
，この半導体メモリにデータを記憶するメモリ・カート
リッジに関する。メモリ・カートリッジはいわゆるメモ
リ・カードを含む。

【０００２】

【従来の技術】メモリ・カートリッジはコネクタを備え
，ディジタル電子スチル・カメラやいわゆるパーソナル
・コンピュータと呼ばれる小型コンピュータ等の機器に
装着されて使用され，メモリ・カートリッジ内のメモリ
とこれらの機器との間で，コネクタを通して画像データ
を含む各種データの転送が行われる。

【０００３】メモリ・カートリッジと機器との間のデー
タ転送方式には，いわゆる直接バス方式とＩ／Ｏバス方
式とがあり，これらの両方式は互換性を持たない。

【０００４】直接バス方式は，アドレスとデータとをそ
れぞれ専用のバスを通して転送するものである。この直
接バス方式にしたがうメモリ・カートリッジのコネクタ
には，アドレス・バス，データ・バスおよび制御バスに
それぞれ接続されるピンが設けられている。現在使用さ
れているものは６８個のコネクタ・ピンをもっている。 直接バス方式はアドレスとデータとを同時に転送するこ
とができるので高速処理が可能という特長をもっている
が，ピン数が多いので屋外で使用するには信頼性の点で
問題がある。このため，直接バス方式は小型コンピュー
タ等で使用されるメモリ・カートリッジに適している。

【０００５】一方，Ｉ／Ｏバス方式は，アドレスとデー
タとを共用バスを用いて時分割で転送するものである。 このＩ／Ｏバス方式にしたがうメモリ・カートリッジの
コネクタにはアドレス／データ共用バスおよび制御バス
にそれぞれ接続されるコネクタ・ピンが設けられている
。現在用いられているメモリ・カートリッジのピン数は
２０である。Ｉ／Ｏバス方式はピン数が少なくてすむの
で屋外で使用されるメモリ・カートリッジに採用される
ことが多く，信頼性が高いという特長をもつ反面，転送
速度が遅いという問題がある。Ｉ／Ｏバス方式はディジ
タル電子スチル・カメラで使用されるメモリ・カートリ
ッジに適している。

【０００６】

【発明が解決しようとする課題】上述のように直接バス
方式とＩ／Ｏバス方式との間には互換性がない。したが
って，一方の方式に準拠したメモリ・カートリッジは他
方の方式に準拠した機器では使用できない。

【０００７】直接バス方式とＩ／Ｏバス方式との間のデ
ータ転送方式を変換するアダプタを使用して，上記問題
を解決する方法があるが，常にアダプタを携帯しなけれ
ばならないという不便が伴う。

【０００８】この発明は上記アダプタを使用しないで，
直接バス方式とＩ／Ｏバス方式の両方の機器に装着して
使用できるメモリ・カートリッジを提供するものである
。

【０００９】

【課題を解決するための手段】この発明によるメモリ・
カートリッジは，方形の形状をもち，一方の端縁に，ア
ドレスとデータを別個のバス上で転送する第１のデータ
転送方式（上記直接バス方式に対応）に適した第１のコ
ネクタが設けられ，上記一方の端縁と反対側に位置する
他方の端縁に，アドレスの転送とデータの転送とをバス
を共用することで時分割で行う第２のデータ転送方式（
上記Ｉ／Ｏバス方式に対応）に適した第２のコネクタが
設けられている。

【００１０】そして，このメモリ・カートリッジには，
データを記憶するメモリと，上記第１のコネクタに接続
され，上記第１のコネクタに入力するチップ・セレクト
信号により動作し，上記メモリをアクセスして上記第１
の転送方式にしたがうデータ転送を制御する第１の制御
回路と，上記第２のコネクタに接続され，上記第２のコ
ネクタに入力するチップ・セレクト信号により動作し，
上記メモリをアクセスして上記第２の転送方式にしたが
うデータ転送を制御する第２の制御回路とが内蔵されて
いる。

【００１１】このメモリ・カートリッジにおいて，上記
一方の端縁の形状の一部と，上記他方の端縁の形状の一
部とを異ならせるとよい。

【００１２】

【作用】上記第１のデータ転送方式にしたがう機器でこ
のメモリ・カートリッジが使用されるときには，メモリ
・カートリッジは上記第１のコネクタを通して機器に接
続される。機器から第１のコネクタを通してチップ・セ
レクト信号が与えられると上記第１の制御回路がアクテ
ィブとなり，この第１の制御回路の制御の下に，メモリ
・カートリッジ内のメモリと上記機器との間でデータの
転送が行われる。

【００１３】上記第２のデータ転送方式にしたがう機器
でこのメモリ・カートリッジが使用されるときには，メ
モリ・カートリッジは上記第２のコネクタを通して機器
に接続される。機器から第２のコネクタを通してチップ
・セレクト信号が与えられると上記第２の制御回路がア
クティブとなり，この第２の制御回路の制御の下に，メ
モリ・カートリッジ内のメモリと上記機器との間でデー
タの転送が行われる。

【００１４】

【発明の効果】この発明によるメモリ・カートリッジは
直接バス方式（上記第１の転送方式）の機器でもＩ／Ｏ
バス方式（上記第２の転送方式）の機器でも装着して使
用することができるので，１枚のメモリ・カートリッジ
で両タイプの機器に使用することが可能となる。しかも
，転送方式を変換するためのアダプタを必要としないの
で，アダプタを携帯する不便さを解消できる。

【００１５】第１および第２のコネクタが設けられたメ
モリ・カートリッジの端縁の形状を異ならせておくこと
により，転送方式の異なる機器への誤挿入を防止できる
。

【００１６】

【実施例】以下この発明をメモリ・カードに適用した実
施例について詳述する。

【００１７】図１はメモリ・カードの電気的構成を示す
ブロック図である。

【００１８】メモリ・カード１の両端部には，直接バス
方式に準拠した６８ピンのコネクタ２，およびＩ／Ｏバ
ス方式に準拠した２０ピンのコネクタがそれぞれ設けら
れている。

【００１９】コネクタ２は，２４ビットのアドレス・バ
ス，１６ビットのデータ・バス，ならびに後述するカー
ド・イネーブル信号ＣＥ，リード／ライト信号Ｒ／＊Ｗ
（＊は反転を表わす），アドレス・ストローブ信号ＡＳ
，データ・ストローブ信号等の各種制御信号のライン，
およびアース・ラインを含む制御バスにそれぞれ接続さ
れるコネクタ・ピンを備えている。

【００２０】コネクタ４は，８ビットのアドレス／デー
タ共用バス，ならびに後述するカード・イネーブル信号
ＣＥ，リード／ライト信号Ｒ／＊Ｗ，バス・クロック信
号ＢＣＫ，アドレス／データ識別信号＊Ａ／Ｄ等の各種
制御信号のラインおよびアース・ラインを含む制御バス
にそれぞれ接続されるコネクタ・ピンを備えている。

【００２１】メモリ・カード１内には，コネクタ２に接
続された直接バス方式のためのインタフェース３，コネ
クタ４に接続されたＩ／Ｏバス方式のためのインタフェ
ース５，画像データを含む各種データを記憶するととも
に両インタフェース３，５がアクセス可能な複数の半導
体メモリ・チップ６，リチウム・バッテリィ９，ならび
にリチウム・バッテリィの直流電源をインタフェース３
，５およびメモリ・チップ６に供給する電源制御回路１
０が内蔵されている。両インタフェース３と５は，これ
らに共通に使用される内部バス（アドレス・バス，デー
タ・バスおよび制御バスを含む）によって相互に接続さ
れている。メモリ・チップ６はこの内部バスに接続され
ている。

【００２２】コネクタ２内のカード・イネーブル信号Ｃ
Ｅ用ピンはインタフェース３のセレクト端子Ｓに接続さ
れているとともに，このセレクト端子Ｓにはプルダウン
抵抗７が接続されている。同じように，コネクタ４内の
カード・イネーブル信号ＣＥ用ピンはインタフェース５
のセレクト端子Ｓに接続されているとともに，このセレ
クト端子Ｓにはプルダウン抵抗８が接続されている。

【００２３】セレクト端子Ｓに与えられるカード・イネ
ーブル信号ＣＥがハイ（Ｈ）レベルになったときに対応
するインタフェース３または５はアクティブとなってメ
モリ・アクセスのための所定の動作を行う。セレクト端
子Ｓがロウ（Ｌ）レベルのときにはインタフェース３ま
たは５は不動作状態となる。セレクト端子Ｓに与えられ
る信号は，たとえばインタフェース３または５内のデー
タ・バス，アドレス・バス，制御バスを構成する各ライ
ンに設けられたトライ・ステート・バッファを制御する
。この信号がＨレベルのときこのバッファは導通状態，
Ｌレベルのときハイ・インピーダンス状態となる。

【００２４】コネクタ２または４のいずれかが機器に接
続されてはじめて，機器からＨレベルのカード・イネー
ブル信号ＣＥが与えられる。コネクタ２または４が機器
に接続されていないときにはインタフェース３または５
のセレクト端子ＳはＬレベルに保持される。このように
，機器から与えられるカード・イネーブル信号ＣＥによ
ってインタフェース３または５が制御されるので，これ
らのインタフェース３と５によるメモリ・アクセス動作
の衝突が回避される。

【００２５】図２は，コネクタ２が直接バス方式にした
がうデータ転送制御を行う機器に接続されたときにコネ
クタ２を通してインタフェース３に与えられる信号の一
部を示すものである。

【００２６】上述したようにアドレス・バスは２４ビッ
トで構成されており，Ａ０〜Ａ２３のアドレス・ライン
を有している。データ・バスは１６ビットで構成されて
おりＤ０〜Ｄ１５のデータ・ラインを有している。信号
ＡＳはアドレス・バスのストローブ信号である。信号Ｄ
Ｓはデータ・バスのストローブ信号である。信号Ｒ／＊
ＷはＨレベルのときデータの読取りを，Ｌレベルのとき
データの書込みを示している。この図は書込み動作を示
す。信号ＣＥは上述したカード・イネーブル信号であり
，機器がメモリ・カード１をアクセスしている間常時Ｈ
レベルに保たれる。

【００２７】アドレスＡ０〜Ａ２３と信号ＡＳが入力す
ることによりメモリ・チップ６のアドレスが指定され次
に入力するデータＤ０〜Ｄ１５が信号ＤＳによって確定
され，メモリ・チップ６の指定されたアドレスの記憶場
所へ書込まれる。

【００２８】図３は，コネクタ４がＩ／Ｏバス方式にし
たがうデータ転送制御を行う機器に接続されたときにコ
ネクタ４を通してインタフェース５に与えられる信号の
一部を示すものである。

【００２９】アドレス／データ共用バスは，上述のよう
に８ビットで構成されている。バス・クロック信号ＢＣ
Ｋはアドレス／データ共用バスを８ビットずつ転送され
るアドレスＡ０〜Ａ７，Ａ８〜Ａ１５およびＡ１６〜Ａ
２３ならびにデータＤ０〜Ｄ７およびＤ８〜Ｄ１５の転
送タイミングを表わす。アドレス／データ識別信号＊Ａ
／ＤはＬレベルのときアドレスの転送を，Ｈレベルのと
きデータの転送をそれぞれ指定する。信号Ｒ／＊ＷはＨ
レベルのときデータの読取りを，Ｌレベルのときデータ
の書込みを示している。この図は書込み動作を示す。カ
ード・イネーブル信号ＣＥは機器によってメモリ・カー
ド１がアクセスされている間常時Ｈレベルに保たれる。

【００３０】信号＊Ａ／ＤがＬレベルになりアドレス転
送が指定される。第１番目の信号ＢＣＫのタイミングで
下位アドレスＡ０〜Ａ７が入力し，第２番目の信号ＢＣ
Ｋのタイミングで中位アドレスＡ８〜Ａ１５が入力し，
第３番目の信号ＢＣＫのタイミングで上位アドレスＡ１
６〜Ａ２３が入力する。

【００３１】続いて信号＊Ａ／ＤがＨレベルになりデー
タの転送が指定される。第４番目の信号ＢＣＫのタイミ
ングで下位データＤ０〜Ｄ７が入力し，第５番目の信号
ＢＣＫのタイミングで上位データＤ８〜Ｄ１５が入力す
る。

【００３２】このようにしてアドレスＡ０〜Ａ２３とデ
ータＤ０〜Ｄ１５が入力すると，インタフェース５はメ
モリ・チップ６のアドレスＡ０〜Ａ２３によって指定さ
れる記憶場所に入力したデータＤ０〜Ｄ１５を書込むよ
うに制御する。

【００３３】インタフェース３と５によるメモリ・チッ
プ６のアクセス方式（データ書込み，読出し）を全く同
じにすることにより，いずれのインタフェース３，５も
メモリ・チップをアクセスすることができる。たとえば
インタフェース３は入力するアドレス，データおよび各
種制御信号を直接に用いてメモリ・チップ６をアクセス
する。インタフェース５は時分割で入力するアドレスお
よびデータを一旦バッファに記憶しておき，すべてのビ
ットがそろった時点でメモリ・チップ６をアクセスする
。または，メモリ・チップ６を両方式でアクセス可能な
ものとする。

【００３４】図４および図５はメモリ・カード１の外観
をそれぞれ異なる方向からみた斜視図である。

【００３５】図４においてメモリ・カード１のコネクタ
２が実装されている端部の一方の角３０においてはその
上下面の一部が欠除されている。また他方の角３１は何
も加工されていない。メモリ・カード１のコネクタ２側
のこのような形状の端部は直接バス方式の機器のカード
挿入部と嵌り合う。

【００３６】図５においてメモリ・カード１のコネクタ
４が実装されている端部の一方の角３２においては一方
の面にのみ凹部が形成されている。また他方の角３３に
は凹型の溝が形成されている。メモリ・カード１のコネ
クタ４側のこのような形状の端部はＩ／Ｏバス方式の機
器のカード挿入部と嵌り合う。

【００３７】メモリ・カード１の端部の形状を上記のよ
うにコネクタ２側とコネクタ４側とで異ならせることに
より，直接バス方式に準拠したコネクタ２側の端部はＩ
／Ｏバス方式の機器に挿入することはできず，またＩ／
Ｏバス方式に準拠したコネクタ４側の端部は直接バス方
式の機器には挿入することができない。このようにして
，このメモリ・カードの誤挿入を防止することができる
。

【図面の簡単な説明】

【図１】メモリ・カードの電気的構成を示すブロック図
である。

【図２】直接バス方式によるメモリ・アクセスを示すタ
イミング・チャートである。

【図３】Ｉ／Ｏバス方式によるメモリ・アクセスを示す
タイミング・チャートである。

【図４】メモリ・カードの一方の端部を示す斜視図であ
る。

【図５】メモリ・カードの他方の端部を示す斜視図であ
る。

【符号の説明】

１　　メモリ・カード ２，４　　コネクタ ３，５　　インタフェース ６　　メモリ・チップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　方形の形状をもち，一方の端縁に，ア
   ドレスとデータを別個のバス上で転送する第１のデータ
   転送方式に適した第１のコネクタが設けられ，上記一方
   の端縁と反対側に位置する他方の端縁に，アドレスの転
   送とデータの転送とをバスを共用することで時分割で行
   う第２のデータ転送方式に適した第２のコネクタが設け
   られ，データを記憶するメモリと，上記第１のコネクタ
   に接続され，上記第１のコネクタに入力するチップ・セ
   レクト信号により動作し，上記メモリをアクセスして上
   記第１の転送方式にしたがうデータ転送を制御する第１
   の制御回路と，上記第２のコネクタに接続され，上記第
   ２のコネクタに入力するチップ・セレクト信号により動
   作し，上記メモリをアクセスして上記第２の転送方式に
   したがうデータ転送を制御する第２の制御回路と，を内
   蔵しているメモリ・カートリッジ。
2. 【請求項２】　　上記一方の端縁の形状の一部と，上記
   他方の端縁の形状の一部とが異なっている，請求項１に
   記載のメモリ・カートリッジ。