JPS5982764A - 半導体装置 - Google Patents
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- JPS5982764A JPS5982764A JP19247982A JP19247982A JPS5982764A JP S5982764 A JPS5982764 A JP S5982764A JP 19247982 A JP19247982 A JP 19247982A JP 19247982 A JP19247982 A JP 19247982A JP S5982764 A JPS5982764 A JP S5982764A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に関し、詳しくは、耐圧が高く、か
つ、すぐれた高周波特性を有するバイポーラ型半導体装
置に関する。
つ、すぐれた高周波特性を有するバイポーラ型半導体装
置に関する。
従来の縦形トランジスタはエミッタ・ベース間接合(以
下、E−B接合と略記する)部の面積がベース・コレク
タ間接合(以下、B−C接合と略記する)部の面積より
小さいのがふつうであり、寄生ダイオード効果がトラン
ジスタ特性を制約するひきつの要因となっていた。この
寄生ダイオード効果を除去するため、第1図iこ示すよ
うに、E−B接合とB−C接合を実質上同じ大きさとす
る対称形バイポーラトランジスタが提案されている(特
開昭57−34365)。然るに、このような構造を持
ったトランジスタでは、外部ベース領域3゛の抵抗を低
下させる目的で、高濃度の不純物を従来周知の熱処理番
こよって電気的に活性化させる際に、活性領域4内にも
不純物が熱的に拡散し、コレクタ側に張り出したベース
領域3が形成されてしまう。このため、真正活性ベース
として形成し近い位置に接合を形成する結果、ベース・
コレクタ耐圧は、前記真正ベースとして形成したベース
5の接合深さから期待されるよりも低下し、前記張出し
ベース領域3の深さにより支配されるという欠点があっ
た。また、真正活性ベース5の幅が設計通りに定らなく
なり、デバイス製造プロセスの制御性に欠けるという欠
点がある。更に、従来の熱拡散によるエミッタ形成法で
は、B−B接合面は平面でなく、エミッタ領域周辺側部
7の寄生ダイオード効果を完全に除去できていないとい
う欠点があるとともに、エミッタ・ベース耐圧がエミッ
タ領域周辺側部7の接合部分で支配されるという欠点が
あった。
下、E−B接合と略記する)部の面積がベース・コレク
タ間接合(以下、B−C接合と略記する)部の面積より
小さいのがふつうであり、寄生ダイオード効果がトラン
ジスタ特性を制約するひきつの要因となっていた。この
寄生ダイオード効果を除去するため、第1図iこ示すよ
うに、E−B接合とB−C接合を実質上同じ大きさとす
る対称形バイポーラトランジスタが提案されている(特
開昭57−34365)。然るに、このような構造を持
ったトランジスタでは、外部ベース領域3゛の抵抗を低
下させる目的で、高濃度の不純物を従来周知の熱処理番
こよって電気的に活性化させる際に、活性領域4内にも
不純物が熱的に拡散し、コレクタ側に張り出したベース
領域3が形成されてしまう。このため、真正活性ベース
として形成し近い位置に接合を形成する結果、ベース・
コレクタ耐圧は、前記真正ベースとして形成したベース
5の接合深さから期待されるよりも低下し、前記張出し
ベース領域3の深さにより支配されるという欠点があっ
た。また、真正活性ベース5の幅が設計通りに定らなく
なり、デバイス製造プロセスの制御性に欠けるという欠
点がある。更に、従来の熱拡散によるエミッタ形成法で
は、B−B接合面は平面でなく、エミッタ領域周辺側部
7の寄生ダイオード効果を完全に除去できていないとい
う欠点があるとともに、エミッタ・ベース耐圧がエミッ
タ領域周辺側部7の接合部分で支配されるという欠点が
あった。
本発明の目的は、上記従来の問題を解決し寄生ダイオー
ド効果、特に、高周波特性に影響のある寄生接合容量の
低減、及び、外部ベース抵抗低下を実現するとともに、
エミッタ不純物濃度、真性ベース不純物濃度、並びにコ
レクタ不純物濃度の縦方向分布から理論的に期待される
高い耐圧を有する半導体装置を提供することにある。
ド効果、特に、高周波特性に影響のある寄生接合容量の
低減、及び、外部ベース抵抗低下を実現するとともに、
エミッタ不純物濃度、真性ベース不純物濃度、並びにコ
レクタ不純物濃度の縦方向分布から理論的に期待される
高い耐圧を有する半導体装置を提供することにある。
上記目的を達成するため、本発明は、外部ベースを絶縁
物端より自己整合的に若干後退させること(こより、E
−B接合に関しては、接合面をほぼ平面とし、実効的に
接合深さを零とするとともに、B−C接合に関しては、
上記外部ベースの張出しを無くすものである。
物端より自己整合的に若干後退させること(こより、E
−B接合に関しては、接合面をほぼ平面とし、実効的に
接合深さを零とするとともに、B−C接合に関しては、
上記外部ベースの張出しを無くすものである。
第2図に本発明によるトランジスタの断面構造の実施例
を示す。第2図に示した構造では、不純物を高濃度に添
加された外部ベース3は絶縁層1゜の上に完全に乗って
右り、真性べ〜ス5直下の活性コレクタ領域9内に張り
出していない。それ故、ベース・コレクタ接合と高濃度
不純物添加コレクタ領域6との間の最短距離従って、ベ
ース、コレクタ間耐圧は、真性ベース5の深さにより決
っている。また、活性領域の幅は後述するように自己整
合的に形成されるためエミツタ幅に略等しい。
を示す。第2図に示した構造では、不純物を高濃度に添
加された外部ベース3は絶縁層1゜の上に完全に乗って
右り、真性べ〜ス5直下の活性コレクタ領域9内に張り
出していない。それ故、ベース・コレクタ接合と高濃度
不純物添加コレクタ領域6との間の最短距離従って、ベ
ース、コレクタ間耐圧は、真性ベース5の深さにより決
っている。また、活性領域の幅は後述するように自己整
合的に形成されるためエミツタ幅に略等しい。
更に、エミッタ8は基板表面に形成されたエピタキシャ
ル層の表面上に単結晶を成長させて形成されるため、B
−B接合は略平面となり、実効的にE−B接合深さは零
と同等となる。このように、上記第1図に示した従来の
トランジスタの欠点は全て除去することができる。加え
て、第1図に示した構造では、ベース、及びエミッタの
両方の不純物分布を重ね合せて真正ベース領域5が形成
されているが、第2図に示した本発明の場合は、重ね合
せがなく、不純物分布制御の精度が著しく向上する。
ル層の表面上に単結晶を成長させて形成されるため、B
−B接合は略平面となり、実効的にE−B接合深さは零
と同等となる。このように、上記第1図に示した従来の
トランジスタの欠点は全て除去することができる。加え
て、第1図に示した構造では、ベース、及びエミッタの
両方の不純物分布を重ね合せて真正ベース領域5が形成
されているが、第2図に示した本発明の場合は、重ね合
せがなく、不純物分布制御の精度が著しく向上する。
本発明にかかるバイポーラトランジスタは、種々の方法
を用いて製造できるが、第3図(a)〜(f)に示した
望ましい一実施例について、製造工程を順次説明する。
を用いて製造できるが、第3図(a)〜(f)に示した
望ましい一実施例について、製造工程を順次説明する。
第2図に対応させ、第3図ではnpnトランジスタの形
成について述べるが、第3図ζこ示した製造方法はnp
n )ランジスタのみではなく、pnpトランジスタを
形成する場合にも適用できることは勿論である。
成について述べるが、第3図ζこ示した製造方法はnp
n )ランジスタのみではなく、pnpトランジスタを
形成する場合にも適用できることは勿論である。
第3図(a):高濃度に不純物を添加したn型8i層6
(基板そのものか、埋込み層かは問わない)の表面に薄
い(例えば厚さ1μm)n型8i工ピタキシヤル層9(
例えば比抵抗1Ω−cm)を形成し、その表面を酸化し
て酸化膜17(例えば厚さ20nm)を形成した後、シ
リコン窒化膜14(例えば厚さ0、1μm″Xりん添加
多結晶Si膜15(例えば厚さ1μm)及び、りんガラ
ス(PEGと略す)膜16(例えば厚さ0.2μm)を
化学的気相堆積法(CVD)など通常の方法で順次積層
して堆積させる。
(基板そのものか、埋込み層かは問わない)の表面に薄
い(例えば厚さ1μm)n型8i工ピタキシヤル層9(
例えば比抵抗1Ω−cm)を形成し、その表面を酸化し
て酸化膜17(例えば厚さ20nm)を形成した後、シ
リコン窒化膜14(例えば厚さ0、1μm″Xりん添加
多結晶Si膜15(例えば厚さ1μm)及び、りんガラ
ス(PEGと略す)膜16(例えば厚さ0.2μm)を
化学的気相堆積法(CVD)など通常の方法で順次積層
して堆積させる。
次に、ホトレジスト膜(図示せず)をマスクとして、周
知の方向性ドライエツチングlこより活性領域とする部
分以外を、n+型層6の表面が露出するまで除去する。
知の方向性ドライエツチングlこより活性領域とする部
分以外を、n+型層6の表面が露出するまで除去する。
第3図(b)二上記PSG膜16を除去した後、Siの
露出部を軽く酸化して薄い(例えば50nm)酸化膜1
8を形成し、さらにシリコン窒化膜19(例えば厚さ0
.12μm)を周知のCVD法により全面に被着する。
露出部を軽く酸化して薄い(例えば50nm)酸化膜1
8を形成し、さらにシリコン窒化膜19(例えば厚さ0
.12μm)を周知のCVD法により全面に被着する。
次に、周知の方向性ドライエツチングにより、垂直壁面
上の窒化膜19を残し、水平部の窒化膜19を除去した
後、露出したn+層6の表面と多結晶8i膜15を選択
的に酸化する。その結果、n+型層6の表面に酸化膜1
0(例えば、厚さ0.5μm)が形成されると共に、多
結晶8416が完全に酸化されて酸化膜20が形成され
る。この際、酸化、[20は多結晶5i16に比し縦横
に1μm程度に膨張する。
上の窒化膜19を残し、水平部の窒化膜19を除去した
後、露出したn+層6の表面と多結晶8i膜15を選択
的に酸化する。その結果、n+型層6の表面に酸化膜1
0(例えば、厚さ0.5μm)が形成されると共に、多
結晶8416が完全に酸化されて酸化膜20が形成され
る。この際、酸化、[20は多結晶5i16に比し縦横
に1μm程度に膨張する。
第3図(C):垂直壁面上の窒化膜19及び酸化膜18
を除去し、エピタキシャル単結晶Si9の側面上部を露
出せしめた後、露出された8i膜9の面をアンモニア、
過酸化水素を主成分とする液で洗浄する。これにより、
洗浄液にさらされたSi膜9の表面は昇華しやすい組成
の酸化膜(図示せず)で被覆される。その後、HC/雰
囲気中、約750°Cで加熱し、前記被覆酸化膜を昇華
させ、次いで温度を500°C以下に下げた条件でPH
3をごく少量含んだ5iH2C12ガスを雰囲気に導入
し、CVDアモルファスSi膜(図示せず)を破線21
で示した位置まで堆積させ、雰囲気をN2ガスに切り換
えて、再び温度を700℃程度に上昇させる。その結果
、単結晶Si9に接した部分のアモルファス8iは距離
的2μm程度エピタキシャル的に単結晶膜23となり、
当初から存在した単結晶8i膜9と一体化する。その結
果、第3図(cl+こ示したように、酸化膜10の一部
分の上にも単結晶Si23が形成される。酸化膜10上
のそれ以上の距離にあるアモルファスSiの部分は多く
の場合単結晶とはならずに多結晶23となる。次に、点
線22に示したようにレジストを平坦に塗布し、等方性
プラズマエツチングにより酸化膜20が完全に露出する
まで、突出部のSiを除去すると実線で図示した構造が
形成される。
を除去し、エピタキシャル単結晶Si9の側面上部を露
出せしめた後、露出された8i膜9の面をアンモニア、
過酸化水素を主成分とする液で洗浄する。これにより、
洗浄液にさらされたSi膜9の表面は昇華しやすい組成
の酸化膜(図示せず)で被覆される。その後、HC/雰
囲気中、約750°Cで加熱し、前記被覆酸化膜を昇華
させ、次いで温度を500°C以下に下げた条件でPH
3をごく少量含んだ5iH2C12ガスを雰囲気に導入
し、CVDアモルファスSi膜(図示せず)を破線21
で示した位置まで堆積させ、雰囲気をN2ガスに切り換
えて、再び温度を700℃程度に上昇させる。その結果
、単結晶Si9に接した部分のアモルファス8iは距離
的2μm程度エピタキシャル的に単結晶膜23となり、
当初から存在した単結晶8i膜9と一体化する。その結
果、第3図(cl+こ示したように、酸化膜10の一部
分の上にも単結晶Si23が形成される。酸化膜10上
のそれ以上の距離にあるアモルファスSiの部分は多く
の場合単結晶とはならずに多結晶23となる。次に、点
線22に示したようにレジストを平坦に塗布し、等方性
プラズマエツチングにより酸化膜20が完全に露出する
まで、突出部のSiを除去すると実線で図示した構造が
形成される。
第3図(d):露出した単結晶8i膜23および多結晶
Si膜23の露出された表面を酸化し、薄い酸化膜25
(例えば50 n m )を形成した後、酸化膜20を
マスクとしてほう素イオンを酸化膜25を通して高濃度
にイオン打込みすることにより、破線24で示した部分
に選択的にほう素を導入する(例えば、I X 10”
7cm2)。
Si膜23の露出された表面を酸化し、薄い酸化膜25
(例えば50 n m )を形成した後、酸化膜20を
マスクとしてほう素イオンを酸化膜25を通して高濃度
にイオン打込みすることにより、破線24で示した部分
に選択的にほう素を導入する(例えば、I X 10”
7cm2)。
第3図(e)二酸化膜20. 25を除去し、上記窒化
膜14をマスクきして選択熱酸化により酸化膜11(例
えば厚さ0.3μm)を形成する。このとき打込まれた
ほう素は電気的に活性化するとともに若干拡散して、多
結晶8i膜23全域と単結晶Si層23の一部に広がっ
て外部ベースが形成される。次いで。
膜14をマスクきして選択熱酸化により酸化膜11(例
えば厚さ0.3μm)を形成する。このとき打込まれた
ほう素は電気的に活性化するとともに若干拡散して、多
結晶8i膜23全域と単結晶Si層23の一部に広がっ
て外部ベースが形成される。次いで。
上記窒化膜14を除去し、真性ベースを形成するために
酸化膜17を通してほう素イオン打込み(例えば、4
X 1012/cm2)を行ない、さらに短時間アニー
ル(例えば、1000℃、15秒)を行なって、打込ま
れたほう素イオンを電気的に活性化させる。
酸化膜17を通してほう素イオン打込み(例えば、4
X 1012/cm2)を行ない、さらに短時間アニー
ル(例えば、1000℃、15秒)を行なって、打込ま
れたほう素イオンを電気的に活性化させる。
このような短時間アニールでは不純物は殆んど拡散しな
いため、制御性良く真性ベース5を形成することが出来
る。
いため、制御性良く真性ベース5を形成することが出来
る。
第3図(f):上記酸化膜17を除去した後、上記アン
モニアと過酸化水素を主成分とする液による洗浄、HC
/雰囲気中での加熱、500°0以下でのアモルファス
8iの堆積、および700℃での加熱によるアモルファ
スStのエピタキシャル単結晶化という工程を順次行な
って、真性ベース5上に単結晶Si膜8(例えば厚さ0
.2μm)を成長させる。
モニアと過酸化水素を主成分とする液による洗浄、HC
/雰囲気中での加熱、500°0以下でのアモルファス
8iの堆積、および700℃での加熱によるアモルファ
スStのエピタキシャル単結晶化という工程を順次行な
って、真性ベース5上に単結晶Si膜8(例えば厚さ0
.2μm)を成長させる。
但し、この場合のアモルファスStの堆積にはりんもし
くは砒素が高濃度(例えば2 at % )に添加され
、アモルファスSiは多量の上記不純物を含んでいる。
くは砒素が高濃度(例えば2 at % )に添加され
、アモルファスSiは多量の上記不純物を含んでいる。
その結果、得られた単結晶Si 8はエミッタとして機
能する。第3図げ)にはエミッタ8として必要な部分以
外の8iを除去した後の構造を示したが、第3図(fl
から明らかなように、この工程により、実効的に深さ零
のB−B接合を有する高濃度不純物添加エミッタ8の形
成が可能である。
能する。第3図げ)にはエミッタ8として必要な部分以
外の8iを除去した後の構造を示したが、第3図(fl
から明らかなように、この工程により、実効的に深さ零
のB−B接合を有する高濃度不純物添加エミッタ8の形
成が可能である。
その後、周知の方法により、酸化膜11の部分的除去、
及び電極12.13の形成を行なえば、第2図に示した
構造のバイポーラトランジスタが形成される。
及び電極12.13の形成を行なえば、第2図に示した
構造のバイポーラトランジスタが形成される。
なお、本実施例では絶縁物としてシリコン酸化膜を用い
ているが、これに限定する必要のないことは勿論である
。また、エピタキシャル単結晶化の工程では、加熱によ
るCVDアモルファス層の固相エピタキシャル成長を用
いているが、分子線技術、レーザ一応用技術ヒータ加熱
、光加熱など他の方法によることも可能である。
ているが、これに限定する必要のないことは勿論である
。また、エピタキシャル単結晶化の工程では、加熱によ
るCVDアモルファス層の固相エピタキシャル成長を用
いているが、分子線技術、レーザ一応用技術ヒータ加熱
、光加熱など他の方法によることも可能である。
第4図はB−C接合位置と高濃度コレクター領域6(低
抵抗基板もしくは埋込み層)間の最短距離りの関数とし
て、トランジスタ動作時のエミッタ・コレクター間耐圧
を示したものである。本発明によれば、外部ベースの張
り出し3′(第1図)がなく、この張り出しによるLの
縮少(通常0.3〜0.5μm)を防止できるので、耐
圧が向上し、とくにn型低濃度エピタキシャルSt層9
の厚さが1μm以下の場合には、従来法に比し、耐圧が
2倍以上高くできる効果がある。また、高周波特性に関
しても、第1図に示した対称形トランジスタと遜色ない
ものが得られるので、実用上、極めてすぐれた半導体装
置が得られる。
抵抗基板もしくは埋込み層)間の最短距離りの関数とし
て、トランジスタ動作時のエミッタ・コレクター間耐圧
を示したものである。本発明によれば、外部ベースの張
り出し3′(第1図)がなく、この張り出しによるLの
縮少(通常0.3〜0.5μm)を防止できるので、耐
圧が向上し、とくにn型低濃度エピタキシャルSt層9
の厚さが1μm以下の場合には、従来法に比し、耐圧が
2倍以上高くできる効果がある。また、高周波特性に関
しても、第1図に示した対称形トランジスタと遜色ない
ものが得られるので、実用上、極めてすぐれた半導体装
置が得られる。
第1図は従来の対称形トランジスタ断面構造を示す図、
第2図は本発明の一実施素子例の断面の構造を示す模式
図、第3図は第2図に示した構造のトランジスタの製造
工程の一例を示す工程図、第4図は本発明の効果を示す
曲線図である。 3.3・・・・・・外部ベース、4・・・・・・活性領
域、5・・・・・・真性ベース、6,9・・・・・・コ
レクタ、7,8・・・・・・エミッタ、10 、11・
・・・・・絶縁物層、12.13・・・・・・電極、1
4.19・・・・・・窒化膜、15 、23・・・多結
晶Si1嵩 1 川 82 ロ 第 3 目 第3 図
第2図は本発明の一実施素子例の断面の構造を示す模式
図、第3図は第2図に示した構造のトランジスタの製造
工程の一例を示す工程図、第4図は本発明の効果を示す
曲線図である。 3.3・・・・・・外部ベース、4・・・・・・活性領
域、5・・・・・・真性ベース、6,9・・・・・・コ
レクタ、7,8・・・・・・エミッタ、10 、11・
・・・・・絶縁物層、12.13・・・・・・電極、1
4.19・・・・・・窒化膜、15 、23・・・多結
晶Si1嵩 1 川 82 ロ 第 3 目 第3 図
Claims (1)
- 【特許請求の範囲】 1、添加不純物濃度の異なる、活性ベース領域と不活性
外部ベース領域を含む縦形バイポーラ形半導体装置に於
て、前記不活性外部ベース領域を、該不活性外部ベース
領域より大きい面積を有する絶縁物層の上面の一部に形
成したことを特徴とする半導体装置。 2、前記活性ベース領域の上に、接合面がほぼ平面であ
るように、エミッタ領域が形成されてなる、特許請求の
範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19247982A JPS5982764A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19247982A JPS5982764A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5982764A true JPS5982764A (ja) | 1984-05-12 |
Family
ID=16291971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19247982A Pending JPS5982764A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5982764A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6459854A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Semiconductor device |
-
1982
- 1982-11-04 JP JP19247982A patent/JPS5982764A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6459854A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Semiconductor device |
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