JPS598198A - メモリビツトエラ−監視装置 - Google Patents
メモリビツトエラ−監視装置Info
- Publication number
- JPS598198A JPS598198A JP57115935A JP11593582A JPS598198A JP S598198 A JPS598198 A JP S598198A JP 57115935 A JP57115935 A JP 57115935A JP 11593582 A JP11593582 A JP 11593582A JP S598198 A JPS598198 A JP S598198A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- read
- write
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＴＤＭＡ通信装置における圧縮バッファ、伸
長バッファのメモリ障害検知を行なうメモリビットエラ
ー監視装置に関するものである。
長バッファのメモリ障害検知を行なうメモリビットエラ
ー監視装置に関するものである。
従来この種の装置としては第１図に示すようなものがあ
った。図において１１）は並列データバッファメモリ、
（２）はパリティビット専用メモリ、（３）は書込みデ
ータ専用パリティ生成器、（４）は読出しデータ専用パ
リティ生成器、（５）はパリティビット比較のための排
他的論理和ゲー）、１６１は書込み並列データ、（７）
は読出し並列データ、（８）は書込みデータ（６）に対
するパリティビット、（９）はデータ読出し時にデータ
（７）と共１こ続出されるパリティビット、ＯＩは書込
みアドレス、ｔｌｌ）は読出しアドレス、（１３は読出
しデータ（７）から生成されるパリティピット、ｕ３は
ハリティビット（９）と（１２の比較結果を示す信号で
ある。
った。図において１１）は並列データバッファメモリ、
（２）はパリティビット専用メモリ、（３）は書込みデ
ータ専用パリティ生成器、（４）は読出しデータ専用パ
リティ生成器、（５）はパリティビット比較のための排
他的論理和ゲー）、１６１は書込み並列データ、（７）
は読出し並列データ、（８）は書込みデータ（６）に対
するパリティビット、（９）はデータ読出し時にデータ
（７）と共１こ続出されるパリティビット、ＯＩは書込
みアドレス、ｔｌｌ）は読出しアドレス、（１３は読出
しデータ（７）から生成されるパリティピット、ｕ３は
ハリティビット（９）と（１２の比較結果を示す信号で
ある。
次に動作について説明する。一定時間内、バックアメモ
リ１１）と（２）は書込みモードに指定され、書込みア
ドレス（１０１で指定された番地１こ書込みデータ（６
）が書込まれる。それと同時に同じアドレス００はパリ
ティビット専用のメモリ（２）にも供給されており、並
列データ（６）からパリティ生成器（３）が生成するパ
リティビット（８）がパリティビット専用メモリ（２）
の同じ番地に格納される。そしてその一定時間が終了す
るまで書込みデータ（６）が供給される毎に同様の動作
が繰り返し実行され、その一定時間が終了した時点では
第２図に示す如く、メモリ＋Ｌｌと（２）にデータＩ）
＋〜ＤｎとパリティビットＰ＋〜Ｐｎが格納されること
になる。
リ１１）と（２）は書込みモードに指定され、書込みア
ドレス（１０１で指定された番地１こ書込みデータ（６
）が書込まれる。それと同時に同じアドレス００はパリ
ティビット専用のメモリ（２）にも供給されており、並
列データ（６）からパリティ生成器（３）が生成するパ
リティビット（８）がパリティビット専用メモリ（２）
の同じ番地に格納される。そしてその一定時間が終了す
るまで書込みデータ（６）が供給される毎に同様の動作
が繰り返し実行され、その一定時間が終了した時点では
第２図に示す如く、メモリ＋Ｌｌと（２）にデータＩ）
＋〜ＤｎとパリティビットＰ＋〜Ｐｎが格納されること
になる。
次の一定時間はバックアメモリ１１）と（２）は読出し
モードに指定され、絡出しアドレス０１）で指定された
酢地から読出し並列データ（７）が読出される。該読出
１〜アドレス（１１）は同時にパリティ専用メモリ（２
）にも供給されており、読出し並列データ（７）に対し
←したパリティピッＩ−＋９１が読出される。一方読出
しデータ（７）は読出し専用パリティ生成器１４）にも
供給され、該パリティ生成器（４）からは読出し並列デ
ータ（７）に対するパリティビット０りが生成される。
モードに指定され、絡出しアドレス０１）で指定された
酢地から読出し並列データ（７）が読出される。該読出
１〜アドレス（１１）は同時にパリティ専用メモリ（２
）にも供給されており、読出し並列データ（７）に対し
←したパリティピッＩ−＋９１が読出される。一方読出
しデータ（７）は読出し専用パリティ生成器１４）にも
供給され、該パリティ生成器（４）からは読出し並列デ
ータ（７）に対するパリティビット０りが生成される。
パリティピット専用バッファメモリ（２）から生成され
たパリティビット（９）と読出し並列データ（７）から
生成されたパリティピッ） （１２は排他的論理和ゲー
ト（５）に入力され、その一致、不一致を示す信号（１
３１が出力される。そして、排他的論理和ゲート（５）
が不一致信号を発生した時、データバッファメモリ（１
）れる。
たパリティビット（９）と読出し並列データ（７）から
生成されたパリティピッ） （１２は排他的論理和ゲー
ト（５）に入力され、その一致、不一致を示す信号（１
３１が出力される。そして、排他的論理和ゲート（５）
が不一致信号を発生した時、データバッファメモリ（１
）れる。
従来のメモリビットエラー監視装置は以上のように構成
されているので、データバッファメモリの他に同じワー
ド数の１ビツトのパリティビット専用バッファメモリが
必要となる。これは一定時間内ｌこ行われる書込み回数
が多くなるにつれてデータバッファメモリのワード数も
大きくなり、それに伴ってそのビットエラーを検知する
ためのパリディビットメモリもその容量を比例的ζこ増
大させねばならないためである。このためデータバッフ
ァメモリを除くメモリビットエラー監視装置の中に、そ
れ自身ビットエラーを発生する可能性が大きいランダノ
・アクセスメモリで構成されたパリティピットメモリが
含まれることになり、これは信頼度を低下させる原因と
なっている。
されているので、データバッファメモリの他に同じワー
ド数の１ビツトのパリティビット専用バッファメモリが
必要となる。これは一定時間内ｌこ行われる書込み回数
が多くなるにつれてデータバッファメモリのワード数も
大きくなり、それに伴ってそのビットエラーを検知する
ためのパリディビットメモリもその容量を比例的ζこ増
大させねばならないためである。このためデータバッフ
ァメモリを除くメモリビットエラー監視装置の中に、そ
れ自身ビットエラーを発生する可能性が大きいランダノ
・アクセスメモリで構成されたパリティピットメモリが
含まれることになり、これは信頼度を低下させる原因と
なっている。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、一定時間内にデータパックアメモ
リに書込まれる並列データをピット毎に順次加算積算し
た結果を保持（−１次の一定時間内にデータバックアメ
モリから読出される並列データをピット毎に順次加算積
算した結果と先の一定時間の言込み時に生成した結果と
をビット毎に比較することにより、データの書込み回数
の大小によって装置の大きさを変える必要がなく、又信
頼度を向上させるためにメモリを含まずに論理回路だけ
で構成できるメモリビットエラー監視装置を提供するこ
とを目的としている。
めになされたもので、一定時間内にデータパックアメモ
リに書込まれる並列データをピット毎に順次加算積算し
た結果を保持（−１次の一定時間内にデータバックアメ
モリから読出される並列データをピット毎に順次加算積
算した結果と先の一定時間の言込み時に生成した結果と
をビット毎に比較することにより、データの書込み回数
の大小によって装置の大きさを変える必要がなく、又信
頼度を向上させるためにメモリを含まずに論理回路だけ
で構成できるメモリビットエラー監視装置を提供するこ
とを目的としている。
以下、この発明の一実施例を図について説明する。第３
図において第１図と同一符号は第１図と同じものを示す
。ａωは伺込み並列データ（６）をビット毎に順次積！
する書ｉΔみデータ積算回路を示し、口６）は排他的論
理和ゲー） 、（＋７）はｎｌ、３ｔデータ保持のため
の１ビツトラッチ回路、（１８１はピット毎の書込みデ
ータ積算データを示す。また旧はデータバッファメモリ
１１）からの読出し並列データ（７）をビット毎に順次
積算する読出しデータ積算回路を示し、（社）は排他的
論理和ゲート、（２１）は積算データ保持のための１ビ
ツトラッチ回路、（支）はピット毎の読出しデータ積算
データを示しでいる。また（財）は比較制御信号（ハ）
により制御される積算データ比較回路としての排他的論
理和ゲート、防）はビット毎に排他的論理和ゲート（至
）から出力される一致、不一致信号を示している。
図において第１図と同一符号は第１図と同じものを示す
。ａωは伺込み並列データ（６）をビット毎に順次積！
する書ｉΔみデータ積算回路を示し、口６）は排他的論
理和ゲー） 、（＋７）はｎｌ、３ｔデータ保持のため
の１ビツトラッチ回路、（１８１はピット毎の書込みデ
ータ積算データを示す。また旧はデータバッファメモリ
１１）からの読出し並列データ（７）をビット毎に順次
積算する読出しデータ積算回路を示し、（社）は排他的
論理和ゲート、（２１）は積算データ保持のための１ビ
ツトラッチ回路、（支）はピット毎の読出しデータ積算
データを示しでいる。また（財）は比較制御信号（ハ）
により制御される積算データ比較回路としての排他的論
理和ゲート、防）はビット毎に排他的論理和ゲート（至
）から出力される一致、不一致信号を示している。
次に本発明の動作について説明する。データパックアメ
モリｉｌｌは一定時間の間書込みモード番こ指定され、
書込みアドレス叫で指定された番地に書込みデータ（６
）が書込まれる。また書込みデータ（６）は同時１こ書
込みデータ積算回路（１５１にも供給される。
モリｉｌｌは一定時間の間書込みモード番こ指定され、
書込みアドレス叫で指定された番地に書込みデータ（６
）が書込まれる。また書込みデータ（６）は同時１こ書
込みデータ積算回路（１５１にも供給される。
データバッファメモリ＋１）が読出しモードから書込み
モードに移行した時と同時に１ビツトラツチｔ１７１は
初明状態番ζセットされ、以後その一定時間内の書込ミ
モードの間、書込みデータ（６）がデータバッファメモ
１月１）に書込まれるたびに該データ（６）が排他的論
理和ゲートｕωと１ビツトラッチ回路□ηにより順次加
算される。
モードに移行した時と同時に１ビツトラツチｔ１７１は
初明状態番ζセットされ、以後その一定時間内の書込ミ
モードの間、書込みデータ（６）がデータバッファメモ
１月１）に書込まれるたびに該データ（６）が排他的論
理和ゲートｕωと１ビツトラッチ回路□ηにより順次加
算される。
そして一定時間が終ｒしデータバッファメモリｉｌｌが
書込みモードから続出しモードへ移行すると、１ビツト
ラッチ回路（１ηの出方データ（１ｇ＋は読出しモード
の間ずっと保持される。一方読出しモードにおいてはデ
ータバッファメモリ（１）には読出しアドレス信号ＯＤ
が供給され、そのアドレスに対応した読出しデータ（７
）が出力されるとともに、該続出しデータ（７）は読出
しデータ積算回路曲にも供給される。データバックアメ
モリ（１）が書込みモードから読出しモードに移行した
時、１ピツトラツチＣ２１１には１ビツトラツチ（１η
と全く同じ初期設定が行われ、一定時間の読出しモード
の間、読出しデータ（７）がデータバックアメモリ（［
）から読出されるたびに該データ（７）が排他的論理和
ゲート［株］と、１ビツトラッチ回路ｔ２１）により順
次加算される。そして一定時間の読出しモードが終ｒし
、読出しモードから書込みモードへ移行する直前に比較
制御信号−をイネーブルとして書込みデータ積算結果０
８１と読出しデータ積算結果（社）の比較を、ビット毎
の排他的論理和ゲート（至）で実行し、その一致、不一
致を信号線（２）に出力する。ビット毎の排他的論理和
ゲート（至）は、そのビットについての書込みデータ（
６）のすべての加算結果と、そのビットについての読出
しデータ（７）すべての加算結果とを比較することによ
り、データバッファメモリにおいてそのビットについて
ビットエラーが発生したか否かを検知するものである。
書込みモードから続出しモードへ移行すると、１ビツト
ラッチ回路（１ηの出方データ（１ｇ＋は読出しモード
の間ずっと保持される。一方読出しモードにおいてはデ
ータバッファメモリ（１）には読出しアドレス信号ＯＤ
が供給され、そのアドレスに対応した読出しデータ（７
）が出力されるとともに、該続出しデータ（７）は読出
しデータ積算回路曲にも供給される。データバックアメ
モリ（１）が書込みモードから読出しモードに移行した
時、１ピツトラツチＣ２１１には１ビツトラツチ（１η
と全く同じ初期設定が行われ、一定時間の読出しモード
の間、読出しデータ（７）がデータバックアメモリ（［
）から読出されるたびに該データ（７）が排他的論理和
ゲート［株］と、１ビツトラッチ回路ｔ２１）により順
次加算される。そして一定時間の読出しモードが終ｒし
、読出しモードから書込みモードへ移行する直前に比較
制御信号−をイネーブルとして書込みデータ積算結果０
８１と読出しデータ積算結果（社）の比較を、ビット毎
の排他的論理和ゲート（至）で実行し、その一致、不一
致を信号線（２）に出力する。ビット毎の排他的論理和
ゲート（至）は、そのビットについての書込みデータ（
６）のすべての加算結果と、そのビットについての読出
しデータ（７）すべての加算結果とを比較することによ
り、データバッファメモリにおいてそのビットについて
ビットエラーが発生したか否かを検知するものである。
以上のように、この発明によれば一定時間内にバッファ
メモリに書込まれる並列データをビット毎に順次別Ｘ積
算した結果を保持し、次の一定時間内に上記データバッ
ファメモリから読出される並列データをビット毎）こ順
次加算積算した結果と先の一定時間の書込み時に生成し
た結果とをビット毎に比較するようにしたので、データ
バッファメモリのワード数が増大しても、そのメモリビ
ットエラー監視回路は全く同じ構造で実現できるため、
装置が安価にできる。又、第１図のように監視回路にそ
れ自身メモリビットエラーを発生しうるランダムアク七
スメモリを含まないので信頼度の高い装置を提供できる
効果がある。
メモリに書込まれる並列データをビット毎に順次別Ｘ積
算した結果を保持し、次の一定時間内に上記データバッ
ファメモリから読出される並列データをビット毎）こ順
次加算積算した結果と先の一定時間の書込み時に生成し
た結果とをビット毎に比較するようにしたので、データ
バッファメモリのワード数が増大しても、そのメモリビ
ットエラー監視回路は全く同じ構造で実現できるため、
装置が安価にできる。又、第１図のように監視回路にそ
れ自身メモリビットエラーを発生しうるランダムアク七
スメモリを含まないので信頼度の高い装置を提供できる
効果がある。
第１図は従来のメモリビットエラー監視装置の一例の回
路図、第２図は第１図のデータバッファメモリのメモリ
内容を示す図、第３図は本発明の一実施例に、よるメモ
リビットエラー監視装置の回路図である。 １１）・・・データバッファメモリ、（６）・・・書込
み並列データ、（７）・・・読出し並列データ、０５）
・・・書込みデータ積算回路、０６）・・・排他的論理
和ゲート、（１η・・・１ビツトラツチ回路、口８）・
・・書込みデータ積算結果、０９１・・・読出しデータ
積算回路、□□□・・・排他的論理和ゲート、（２Ｉ）
・・・１ビットラッチ回路、（２）・・・読出しデータ
積算結果、（ハ）・・・排他的論理和ゲート（積算デー
タ比較回路）、。 なお図中、同一符号は同−又は相当部分を示す。 代 理 人 為 野 信 −５
路図、第２図は第１図のデータバッファメモリのメモリ
内容を示す図、第３図は本発明の一実施例に、よるメモ
リビットエラー監視装置の回路図である。 １１）・・・データバッファメモリ、（６）・・・書込
み並列データ、（７）・・・読出し並列データ、０５）
・・・書込みデータ積算回路、０６）・・・排他的論理
和ゲート、（１η・・・１ビツトラツチ回路、口８）・
・・書込みデータ積算結果、０９１・・・読出しデータ
積算回路、□□□・・・排他的論理和ゲート、（２Ｉ）
・・・１ビットラッチ回路、（２）・・・読出しデータ
積算結果、（ハ）・・・排他的論理和ゲート（積算デー
タ比較回路）、。 なお図中、同一符号は同−又は相当部分を示す。 代 理 人 為 野 信 −５
Claims (1)
- １１）書込み期間、読出し期間が一定時間毎に交替する
データバッファメモリと、上記書込み期間中に上記デー
タバッファメモリに書き込まれる書込み並列データをビ
ット毎に積算し該書込みデータ積算結果をビット毎に保
持している書込みデータ積算回路と、上記読出し期間中
に上記データバッファメモリから読出される読出し並列
データをビット毎に積算し読出しデータ積算結果を得る
読出しデータ積算回路と、上記両データ積算結果をビッ
ト毎に比較する積算データ比較回路とを備えたことを特
徴とするメモリビットエラー監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115935A JPS598198A (ja) | 1982-07-02 | 1982-07-02 | メモリビツトエラ−監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115935A JPS598198A (ja) | 1982-07-02 | 1982-07-02 | メモリビツトエラ−監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598198A true JPS598198A (ja) | 1984-01-17 |
Family
ID=14674823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115935A Pending JPS598198A (ja) | 1982-07-02 | 1982-07-02 | メモリビツトエラ−監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598198A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786407A (en) * | 1986-04-30 | 1988-11-22 | Ljubarsky Vladlen M | Plant for treatment of sediment of natural and waste waters |
| US10926862B2 (en) | 2015-12-25 | 2021-02-23 | Mitsubishi Aircraft Corporation | Insertion sheet between high-temperature duct and structural member of aircraft, duct of aircraft, and aircraft |
-
1982
- 1982-07-02 JP JP57115935A patent/JPS598198A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786407A (en) * | 1986-04-30 | 1988-11-22 | Ljubarsky Vladlen M | Plant for treatment of sediment of natural and waste waters |
| US10926862B2 (en) | 2015-12-25 | 2021-02-23 | Mitsubishi Aircraft Corporation | Insertion sheet between high-temperature duct and structural member of aircraft, duct of aircraft, and aircraft |
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