JPH086871A

JPH086871A - 障害検出システム

Info

Publication number: JPH086871A
Application number: JP6137580A
Authority: JP
Inventors: Tomoaki Nagano; 知明長野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-06-20
Filing date: 1994-06-20
Publication date: 1996-01-12
Anticipated expiration: 2014-11-22
Also published as: JP2979962B2

Abstract

(57)【要約】【目的】水平パリティの障害の原因を容易に判別できる
ようにする。【構成】水平パリティエラー検出回路７は、外部から与
えられるデータを該データに含まれるエラーチェックコ
ードでチェックしデータ破壊を検出する。バッファメモ
リ３および４は外部から与えられるデータを格納する。
水平パリティエラー検出回路７がデータ破壊を検出した
ときバッファアクセスコントローラ８はバッファメモリ
３および４に対する新たなデータの書込みを抑止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル通信用インタ
フェース装置における障害検出システムに関する。

【０００２】

【従来の技術】ディジタルブロックデータのエラー検出
技術が特開昭５８−１６８３４６号公報に示されてい
る。この公報には、以下のことが記載されている。

【０００３】図３Ａは、１ブロックの構成を示し、連続
する３５のワードのＰＣＭデータからなるマトリクスの
横方向のＷ₀ 〜Ｗ₄ の５ワードのＰＣＭに対して、パリ
ティＰが付加され、縦方向の７ワードのＰＣＭデータに
対して、パリティＱが付与されている。パリティＰは、
次式の（ｍｏｄ．２）の演算で表わされる偶数パリティ
である。

【０００４】

【０００５】また、横方向の他のパリティＱは、同様の
演算によって発生される。これらのパリティＰ，Ｑは、
単純パリティであってエラーポインタにより指示される
１ワードのエラーを訂正することができる。

【０００６】この例におけるエラー訂正符号は、１ブロ
ック中の横方向のパリティＰを生成する系列の２個に夫
々２ワードのエラーが含まれると共に、縦方向のパリテ
ィＱを生成する系列の２個が上述の４ワードのエラーワ
ードの２個ずつを含むようなエラーパターンの場合に訂
正が不可能となる。また、エラー訂正は、横方向に関す
るものと、縦方向に関するものとを交互に繰り返して行
なわれる。

【０００７】上述のように、縦方向に７ワードのＰＣＭ
データと１ワードのパリティＱとの計８ワード、横方向
に５ワードのＰＣＭデータと１ワードのパリティＰとの
計６ワードによって１ブロックが構成され、１ブロック
は、（６×８＝４８ワード）となる。そして、図３Ａに
おいて、１から４８までの数字に従ってインターリーブ
されて記録される。この４８ワードのブロックの３０個
を単位とし、最初のブロックＢ₁ から順番に対応する数
字（アドレス）のものが記録される。この場合、同期信
号（ＳＹＮＣ）と１ブロック内の４８個のアドレスを示
すアドレスコード（ＡＤ）とが付加される。つまり、図
３Ｂに示すように、アドレスコードＢ₁〜Ｂ₃₀の３０ブ
ロックの１から４８までの各々で対応する計３０ワード
のデータに対してリードソロモン符号の冗長コードＲ₁
〜Ｒ₄ が付加される。図３Ｃは、ひとつのアドレスのデ
ータ構成を示し、一例として、同期信号が３ビット、ア
ドレスコードが７ビットとされ、その後に（８×３４＝
２７２ビット）のデータが位置する。

【０００８】上述のリードソロモン符号は、下記のよう
なＨ行列を用いるものである。

【０００９】

【００１０】そして、図３Ｂにおける縦方向のアドレス
コード、各ブロックに含まれる３０ワードのＰＣＭデー
タ及び４ワードの冗長コードＲ₁ 〜Ｒ₄ の計３５ワード
の再生データの行ベクトルをＷとし、その転置行列をＷ
^T とすると

【００１１】

【００１２】の演算によってシンドロームＳ₁ 〜Ｓ₄ が
形成される。エラーが全く無い場合には、シンドローム
Ｓ₁ 〜Ｓ₄ は０である。このシンドロームＳ₁ 〜Ｓ₄ を
用いて、１ワードエラー及び２ワードエラーを訂正する
ことができ、３ワード以上のエラーを検出することがで
きる。

【００１３】上述の一実施例の説明から理解されるよう
に、この発明では、１ブロックの縦及び横方向の両方向
パリティを付加すると共に、複数ブロックの対応する位
置のデータに対してエラー検出及び訂正用の符号を付加
しているので、エラー訂正能力が高く、また、複数ブロ
ックの対応する位置のデータが全てエラーと判定されて
も、各ブロック毎にみれば１ワードのエラーとなり、エ
ラー訂正が不可能となる場合をより少なくすることがで
きる。

【００１４】これらのエラーチェック機能を持つ回路に
おいて、エラーチェックコードによるエラーの検出がな
される要因は、実際にデータの破壊が発生した場合と、
エラーチェック回路の故障などのデータ破壊以外の原因
が考えられる。しかし、上述の例で示されるように、５
バイトのデータに対して１バイトの垂直パリティが対応
するのに対し、水平パリティは７バイトに対し、１バイ
トが対応している。

【００１５】

【発明が解決しようとする課題】水平パリティ以外でも
一般にエラーチェックコードは垂直パリティと異なり、
関連する情報が多く、このため従来はエラーチェックコ
ードのエラーが検出された場合、エラーの原因がデータ
破壊にあるか、データ破壊以外の障害によるかを判別す
るのは困難であった。

【００１６】水平パリティなどによるエラーが検出され
た場合、その要因がデータ破壊によるものか、そのほか
の要因によるものかを調べる方法としては、エラーが検
出されたデータと、元データとを比較する方法が簡単か
つ確実である。しかし、データ伝送路に接続されたイン
ターフェース機器などにおいては、元のデータがすでに
存在しない場合や、存在するとしても物理的に距離の隔
たりがあるという原因により、上記手段を用いることが
できない場合がある。また、エラーが検出されたデータ
は通常廃棄されてしまうため、該データの検証は不可能
であり、エラーが検出された要因の特定をするのが困難
であった。

【００１７】本発明の目的は、インタフェース装置にお
ける水平パリティエラーの障害の原因を容易に判別でき
るようにした障害検出システムを提供することにある。

【００１８】本発明の他の目的は、水平パリティ発生回
路自身の故障や水平パリティエラーチェック回路自身の
故障も障害の原因として分類できるようにした障害検出
システムを提供することにある。

【００１９】本発明の他の目的は、データ入力とデータ
出力をインタフェース装置に対し並行して行なえるよう
にした障害検出システムを提供することにある。

【００２０】本発明の他の目的は、インタフェース装置
に対して連続して有効なデータ転送要求が与えられたと
き連続したデータ受信をできるようにした障害検出シス
テムを提供することにある。

【００２１】本発明の他の目的は、バッファに格納され
ているエラーデータに対する重ね書きを防止し、通常動
作時におけるエラーデータの送出を防止するようにした
障害検出システムを提供することにある。

【００２２】

【課題を解決するための手段】本発明の第１のシステム
は、外部から与えられる複数ワードに対するエラーチェ
ックコードを含むデータを格納するバッファメモリ手段
と、このバッファメモリ手段に格納されるべきデータの
エラーを該エラーチェックコードで検出する水平パリテ
ィエラー検出手段と、この水平パリティエラー検出手段
でデータのエラーを検出したとき前記バッファメモリ手
段への新たなデータの格納を抑止する格納抑止手段（以
下バッファアクセスコントローラ）とを含む。

【００２３】本発明の第２のシステムは、第１のシステ
ムにおいて、前記水平パリティエラー検出手段がデータ
エラーを検出したとき、前記バッファアクセスコントロ
ーラは前記バッファメモリ手段への全てのデータ格納を
抑止することを特徴とする。

【００２４】本発明の第３のシステムは第１のシステム
において前記水平パリティエラー検出手段がデータエラ
ーを検出したとき前記バッファメモリ手段のエラーデー
タの格納領域を制御する手段にエラーフラグをたてるこ
とにより、このエラーフラグのたてられた対応する格納
領域のみに対する新たなデータの書込を格納抑止手段が
抑止することを特徴とする。

【００２５】本発明の第４のシステムは、第５のシステ
ムにおいて、エラーフラグの立てられた対応する格納領
域のみに新たなデータの書込を抑止するとともに該格納
領域からエラーデータを通常時読出すのを抑止すること
を特徴とする。

【００２６】本発明の第５のシステムは第１のシステム
において前記バッファメモリ手段を複数有し、一方のバ
ッファメモリ手段に外部からのデータを格納する動作
と、他方のバッファメモリ手段に格納されたデータを外
部へ出力する動作とを並行して行なうことを特徴とす
る。

【００２７】本発明の第６のシステムは、第１のシステ
ムにおいて前記バッファメモリ手段を複数有し外部から
の連続したデータ転送要求とともに送られてくる連続し
たデータを前記複数のバッファメモリ手段の格納先を切
替えられることにより受信すことを特徴とする。

【００２８】

【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。

【００２９】図１を参照すると、本発明の一実施例は入
力例データ転送路２０を介して与えられるデータを入力
レジスタ１に入力する。線４１を介して与えられる入力
例データ転送要求信号は１つの水平パリティに対応する
データブロック（以下バーストと称す）の転送開始から
転送終了までの間有効になる信号である。

【００３０】この実施例では、１バーストは最大２５６
ワード以下であり、１ワードは４バイトで構成される。
１バーストを格納するためのバッファはバーストの大き
さにかかわらず１キロバイトの空間を使用する。また、
バッファを構成するメモリは１系統につき４１１２バイ
トの空間を持ち、４セットのバーストおよび付随するエ
ラーチェックコードを蓄積できるものである。このた
め、バーストのリードライトのスタートアドレスは、４
種類だけに限定され、２ビットのアドレスレジスタから
解読可能である。

【００３１】図１および図２を参照すると、線４１を介
して与えられる入力側データ転送要求信号が有効になる
と、入力例データ転送路２０を介して与えられるデータ
が、図２に示される転送同期用クロックに同期して入力
レジスタ１に格納される。

【００３２】本発明の一実施例では、複数ワードからな
るデータの整合性を検証するためのエラーチェックコー
ドを含むデータを蓄積する一対のバッファメモリ３およ
び４を有する。

【００３３】入力レジスタ１へのデータ入力と同期して
与えられる入力側データ転送要求信号に応答して、バッ
ファ切替コントローラ９は入力レジスタ１から線２１を
介して与えられるデータの一時的格納用バッファメモリ
３および４を選択する。選択されたバッファメモリ３に
対してバッファ切替コントローラ９は書込バッファ指定
線５１を介して書込バッファ指定信号をバッファアクセ
スコントローラ８に伝達する。バッファアクセスコント
ローラ８は、指定されたバッファメモリ３にデータを格
納するため線４６を介してバッファメモリ３にデータ書
込バッファメモリであることを指定する。この他、バッ
ファアクセスコントローラ８は、線６１を介してメモリ
ライトアドレス発生回路１０にバッファメモリ３へのデ
ータ書込用開始アドレスよびアドレス発生開始タイミン
グを伝える。

【００３４】図１および図２を参照すると、線２０を介
して入力レジスタ１にはまずデータが格納される。この
データの供給に同期して線４１を介して与えられる入力
側データ転送要求信号の要求取下に応答して線２０を介
して与えられるデータは、データ検証用水平パリティビ
ット群に切替えられる。しかし、この切替前に、入力レ
ジスタ１に格納されたデータは、排他的論理和回路５お
よびレジスタ６からなる水平パリティ発生回路に与えら
れ、水平パリティ発生回路は水平パリティを発生する。

【００３５】線４１を介して与えれる入力側転送要求信
号の取下によりデータ転送終了が検出される。この検出
に応答して、水平パリティエラーチェック回路７はエラ
ーの有無をチェックする。

【００３６】本発明の一実施例の特徴は、水平パリティ
エラー検出回路７がエラーを検出した場合の動作にあ
る。

【００３７】すなわち、水平パリティエラー検出回路７
はエラーを検出すると、線５０を介してバッファアクセ
スコントローラ８、バッファ切替コントローラ９および
装置外部へエラー検出通報信号を出力する。

【００３８】このエラー検出通報信号に応答してバッフ
ァアクセスコントローラ８およびバッファ切替コントロ
ーラ９はバッファメモリへのデータ入力を抑止し、エラ
ーが検出された１バースト分のデータおよび該データに
対応する水平パリティを確保することにある。

【００３９】以下説明する本発明の第１の実施例および
第２の実施例で重要な役割を果すバッファアクセスコン
トローラ８について図３および図４を参照して詳細に説
明する。

【００４０】図３を参照すると、バッファアクセスコン
トローラ８は第１系統のメモリを制御するためのレジス
タ群３１，３２，３３および３４、および第２系統のメ
モリを制御するためのレジスタ群７３，７４，７５およ
び７６を備えている。これらレジスタ群のうち１つのレ
ジスタが１つのメモリ空間を制御するデータを保持す
る。

【００４１】各レジスタの詳細な内容について図４を参
照して詳細に説明する。８１は格納されているデータが
エラーデータであることを示す。フラグを格納するフリ
ップフロップまたは、レジスタの一部（以下フラグ８
１）である。８２は書込まれたデータが読出されたか否
かを示すレジスタである。８３は書込まれているデータ
が同一系統のメモリの前ブロックに格納されているデー
タと連続しているか否かを表すフラグを格納するフリッ
プフロップまたはレジスタの一部（以下フラグ８３）で
ある。

【００４２】いま、レジスタ群３１−３４の内容により
制御される系統のメモリが書込対象メモリとして指定さ
れていたと仮定する。

【００４３】１つのバースト転送終了に応答してレジス
タコントローラ７１は線１３３を介してレジスタ選択信
号をサイクリックカウンタ３８に与える。この信号に応
答してサイクリックカウンタ３８の内容はインクリメン
トされ制御レジスタはシフトされる。シフトされた直後
にレジスタコントローラ７１は該制御レジスタの内容に
より制御されるバッファ領域のデータが既に読出されて
おり、該バッファ領域上にデータが上書き可能であると
を確認する。図１に示されるバッファ切替コントローラ
９により書込側のメモリ切替えが通知されない限り、図
１に示される線４１、すなわち図４に示される線１１８
を介して入力側データ転送要求信号が与えられると、レ
ジスタコントローラ７１は現在選択されているレジスタ
から開始アドレスを送出す。これと同時に、レジスタコ
ントローラ７１はワードカウンタ７２にカウント開始を
指令し、線４１、すなわち線１１８を介して与えられる
データ転送要求信号の取下げに応答してデータ流入の停
止を待つ。データ転送要求信号の取下げに応答してワー
ドカウンタ７２により計数されたデータ長がデータ長伝
送線路１０４を介して、現在選択されているレジスタの
うちデータレングス保持エリアに保存される。保存され
たデータがエラーをおこしていない場合、レジスタコン
トローラ７１は図４に示されるリードフラグ８２に
“０”をセットしこのエリアへのデータの上書きを禁止
する。また、この例のように連続して片側のメモリにデ
ータを書込んだ場合２つ目以降のエリアを制御するレジ
スタでは図４に示されるデータチェーンフラグ８３に
“１”がセットされ、連続したデータの存在を示す。

【００４４】上記データを読出す場合、書込側バッファ
指定線路１１９を介して与えられる値が切替わりレジス
タ６１−６４の内容により制御されるバッファが読出側
に切替わるのを待ち、サイクリックカウンタ３８の内容
がインクリメントされ、リードフラグ８２が初めて
“０”になるレジスタが検索される。このようなレジス
タが存在する場合、アドレスレジスタおよびデータレン
グスレジスタからバッファアドレスおよびデータワード
数がリードアドレス発生回路１１に通知され、データ送
出後リードレジスタ８２に“１”がセットされ、データ
チェーンフラグ８３に“０”がセットされた後、カウン
タ３８の内容がインクリメントされる。カウンタ３８の
インクリメント後、選択されたレジスタ内にデータチェ
ーンフラグ８３が“１”になっていれば、続いてこのレ
ジスタに対応するデータが送出される。線１１０および
線１１３にはエラーフラグが伝送され、線１１１および
線１１４にはリードフラグが伝送され、線１１２および
線１１５にはデータチェーンフラグが伝送される。図３
に示される線１１１および線１１４は図１に示される線
５３および線５４に対応し、図３に示される線１１２お
よび１１５は図１に示される線５５および線５６に対応
する。これらの線５３−５６は図１に示されるバッファ
切替コントローラ９と接続され、バッファアクセスコン
トローラ８からのリードフラグ８２およびデータチェー
ンフラグ８３はバッファ切替コントローラ９に伝送され
る。

【００４５】図１に示されるバッファ切替コントローラ
９はリードデータの存在の有無、データチェーンフラグ
８３の状態および線４１を介して与えられる入力側デー
タ転送要求信号に応答してバッファ切替のタイミングを
決定する。

【００４６】本発明の第１の実施例および以下説明する
第２の実施例においても、データをバッファに書込んだ
あと、エラー検出回路７によりエラーの存在が通知され
た場合、図３に示されるレジスタコントローラ７１は、
該データを保持するバッファ領域を制御するレジスタの
うち、図４に示されるエラーフラグ８１に“１”がセッ
トされる。

【００４７】図３を参照すると、線１１８に与えられる
信号は、図１に示される線４１を介して与えられる入力
側データ転送要求信号である。図３に示される線１２１
に与えられる信号は、図１に示される線４５を介して与
えられる出力側データ転送要求信号である。図３に示さ
れる線１２２に与えられる信号は、図１に示される線４
７を介して与えられるエラーデータ転送要求信号が与え
られる。

【００４８】図１および図３を参照すると、通常動作
時、線１１８を介して与えられる入力側データ転送要求
信号および線１２１を介して与えられる出力側データ転
送要求信号に応答してバッファアクセスコントローラ８
は図４に示されるエラーフラグ８１をチェックする。こ
のチェックによりバッファアクセスコントローラ８は、
エラーデータ格納バッファ領域をコントロールしている
レジスタへのチェックをスキップでき、エラーデータに
対する重ね書きを防止し、通常動作時におけるエラーデ
ータの送出を防止できる。

【００４９】このような方法により保護されているエラ
ーデータは、線１２２を介して与えられるエラーデータ
転送要求信号１２２に応答して出力される。線１２２を
介して与えられるエラーデータ転送要求信号に応答し
て、レジスタコントローラ７１は、カウンタ３８および
７０をインクリメントして、レジスタ群３１−３４，７
３−７６の中から図４に示されるエラーフラグのセット
されているレジスタをスキャンする。このエラーフラグ
が“１”にセットされたレジスタの検出により、バッフ
ァアクセスコントローラ８はエラーの検出されたデータ
の格納場所およびデータレングスを呼出し、エラーデー
タの出力ができる。このエラーデータ出力の終了に応答
してバッファアクセスコントローラ８は出力されたエラ
ーデータを格納していたバッファを制御するレジスタの
エラーフラグを“１”から“０”にリセットし、リード
フラグ８２をリード終了にする。これらの動作により、
以後の正常動作時においてエラーデータを格納していた
バッファは使用可能状態となる。

【００５０】このようなバッファアクセスコントローラ
８の制御の下で、本発明の第１の実施例は以下のような
動作をする。

【００５１】図１を参照すると、エラーの検出されたデ
ータおよびこのデータに対応する水平パリティの出力
は、線４７を介して与えられるエラー情報転送要求信号
が与えられることにより行なわれる。このエラー情報転
送要求信号に応答して、バッファアクセスコントローラ
８は、エラーデータを格納しているバッファおよびバッ
ファ内アドレスを指定し、バッファメモリからエラーデ
ータを読出す指示をメモリリードアドレス発生回路１１
に通知する。これとともに、バッファアクセスコントロ
ーラ８はセレクタ１２の入力をデータ転送線路２４側に
切替え、出力レジスタ１３を介してエラー情報採取用転
送線路２９にエラーの検出されたデータおよび該当する
水平パリティを出力する。これらデータおよび水平パリ
ティの出力後、セレクタ１２の入力を転送線路２７側に
切替え、装置内で生成された水平パリティをエラー情報
採取用転送線路２９に出力する。

【００５２】本発明の第１の実施例では、エラーが検出
されたデータを確保するため、バッファメモリへの書込
みを全て抑止する技術が示されており、この技術では図
１に示される装置はインタフェースとしての全ての機能
を停止することになる。

【００５３】これに対し本発明の第２の実施例の特徴
は、図１に示される装置のように論理的に複数のバッフ
ァ３および４を有する装置を前提として、第１の実施例
のように全てのバッファメモリへの書込みを禁止せず、
エラーの検出されたデータおよび対応する水平パリティ
を含むバッファのみ新たなデータの書込みを抑止し、エ
ラーデータを含まないバッファメモリを使用することに
ある。この技術により、インタフェース装置としての機
能を維持することもできる。さらに、本発明の第２の実
施例では、エラー検出時、装置内で生成された水平パリ
ティを、エラー情報転送要求に応答した水平パリティの
読出しまで、レジスタ１４が保持し、かつバッファアク
セスコントローラ８がエラーの検出されたデータの保存
領域を記憶するよう制御することにより以下の効果をも
たらす。すなわち、エラーの検出されたデータおよび該
データの対応エラーチェックコードが蓄積されている領
域のみを確保し、同一バッファメモリ上でも該領域以外
にはデータ書込みを行なえるようにすることもできる。
本発明の一実施例では確保されたエラー検出のデータに
より水平パリティを別途生成し、入力側データ転送路２
０を介して得られた水平パリティと水平パリティ発生回
路５および６により発生された水平パリティとを比較す
る。これらの動作により、本発明の一実施例は、エラー
の原因を、データ破壊による場合、水平パリティ発生回
路の故障による場合および水平パリティエラーチェック
回路の故障による場合の３通りに分類できる。

【００５４】図１を参照すると、線４１を介して与えら
れる入力側転送要求信号の取下げに応答してデータ転送
の終了が検出されると、水平パリティエラーチェック回
路７はエラーの有無をチェックする。

【００５５】ここでエラーが検出されないときの動作に
ついて以下説明する。

【００５６】エラーが検出されなければ、入力されたデ
ータは出力可能なデータとして保存され、線４５を介し
て与えられる有効な出力側データ転送要求信号に応答し
て保存されたデータが線２４、出力レジスタ２および線
２５を介して外部に出力される。エラーのないことが確
定した場合、バッファアクセスコントローラ８は、線４
２および４３を介してレジスタリセット信号をレジスタ
６および１４に与えレジスタおよび１４の内容をリセッ
トし次のバースト入力に備える。以上の動作によりバッ
ファメモリ３または４に入力された１バースト分のデー
タおよびバーストに対応する水平パリティは、線４５に
介して有効な出力側データ転送要求信号が与えられて該
データおよび水平パリティが出力されるまで保証され
る。しかし該データおよび水平パリティが一度出力され
た後は、該データおよび水平パリティの格納されたいた
バッファエリアは、新たに入力されてくるデータの格納
のため用いられる。

【００５７】図１に示される装置では、メモリのリード
アドレス発生回路生１１とライトアドレス発生回路１０
を個別に有しているため、入力側からデータの入力中で
あっても、出力すべきデータが入力データを格納すべき
バッファメモリとは異なるメモリにある場合には入力動
作と同時にデータの出力動作が可能である。

【００５８】また、線４１を介して連続して有効な入力
側データ転送要求信号が与えられた場合、バッファ切替
コントローラ９は、使用可能なバッファメモリのエリア
を捜し切替を行うため、連続したデータ受信が可能であ
る。

【００５９】

【発明の効果】本発明はインタフェース装置における水
平パリティエラーの障害の原因を容易に判別できるとい
う効果がある。本発明は水平パリティ発生回路や水平パ
リティエラーチェック回路自身の故障も発見できるとい
う効果がある。本発明は、さらにデータ入力およびデー
タ出力をインタフェース装置に対し並行して行なうこと
ができるという効果がある。本発明はバッファに格納さ
れているエラーデータに対する重ね書きを防止し、通常
動作時におけるエラーデータの送出を防止できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】本発明の一実施例の動作を説明するための図で
ある。

【図３】図１におけるバッファアクセスコントローラ８
の詳細な構成を示す図である。

【図４】図３におけるレジスタ３１−３４および７３−
７６の内容を説明するための図である。

【符号の説明】

１入力レジスタ２出力レジスタ３，４バッファメモリ５排他的論理和６レジスタ７水平パリティエラー検出回路８バッファアクセスコントローラ９バッファメモリ切替コントローラ１０メモリライトアドレス発生回路１１メモリリードアドレス発生回路１２セレクタ１３出力レジスタ１４，３１，３２，３３，３４，７３，７４，７５，７
６レジスタ３５，３６セレクタ３７，３９デコーダ３８，７０カウンタ７１レジスタコントローラ７２ワードカウンタ

Claims

【特許請求の範囲】

【請求項１】外部から与えられる複数ワードに対する
垂直パリティ以外のエラーチェックコードを含むデータ
を格納するバッファメモリ手段と、このバッファメモリ手段に格納されるべきデータのエラ
ーを該エラーチェックコードで検出する水平パリティエ
ラー検出手段と、この水平パリティエラー検出手段でデータのエラーを検
出したとき前記バッファメモリ手段への新たなデータの
格納を抑止する格納抑止手段とを含むことを特徴とする
障害検出システム。
【請求項２】前記水平パリティエラー検出手段がデー
タエラーを検出したとき、前記格納抑止手段が前記バッ
ファメモリ手段への全てのデータ格納を抑止することを
特徴とする請求項１記載の障害検出システム。
【請求項３】前記水平パリティエラー検出手段がデー
タエラーを検出したとき前記バッファメモリ手段のエラ
ーデータの格納領域を制御する手段にエラーフラグをた
てることにより、このエラーフラグのたてられた対応す
る格納領域のみに対する新たなデータの書込を前記格納
手段が抑止することを特徴とする請求項１記載の障害検
出システム。