JPS5981744A - プログラムデバツグ装置 - Google Patents
プログラムデバツグ装置Info
- Publication number
- JPS5981744A JPS5981744A JP57191354A JP19135482A JPS5981744A JP S5981744 A JPS5981744 A JP S5981744A JP 57191354 A JP57191354 A JP 57191354A JP 19135482 A JP19135482 A JP 19135482A JP S5981744 A JPS5981744 A JP S5981744A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- reception
- data
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロ］：）ヒュータシステムにおいてシリ
ア＋１７プータ送受信づ０クラムのデバッグを行なうた
めのプログラムデバッグ装置に関するものである。
ア＋１７プータ送受信づ０クラムのデバッグを行なうた
めのプログラムデバッグ装置に関するものである。
＠１図はシリアルデータ送受信用の通信インターフェイ
スを有するマイクロ］、７ごュータシステ乙の概略構成
図を示している。同図において、ｉｌｌはＣＰＵであり
、パスライン（２）を介して、ＵＳＡＫＩ’ ＋３１に
接続されている。ＵＳＭｌ’ ｉ３１げシリアルデータ
送受信用の通信インターフェイスであり、伝送線（４）
上を送受されるシリアルデータをパスライン（２）上に
ハラしルヂータとして入出力するものである。
スを有するマイクロ］、７ごュータシステ乙の概略構成
図を示している。同図において、ｉｌｌはＣＰＵであり
、パスライン（２）を介して、ＵＳＡＫＩ’ ＋３１に
接続されている。ＵＳＭｌ’ ｉ３１げシリアルデータ
送受信用の通信インターフェイスであり、伝送線（４）
上を送受されるシリアルデータをパスライン（２）上に
ハラしルヂータとして入出力するものである。
バスライ：／ （２１にばＲＡＭ （５１やＩｔＯＭ＋
６１のよう々メモリヤ、１１０（ンターフエイス（７）
が接続されており、Ｉ１０イシターフエイス（７）には
、コンソール＋８１ （！： ＣＲＴ１９１およびプリ
ンタ１０） ’＆どが接続さｉｌている。しかしてかか
る従来システムにおいてシリアルデータ送受信づ０グラ
ムのデバッグを行なうときには、％２図に示すようにタ
ーゲットシステム（ηのＣＰＵソケウト（ＩＩ）に、工
三ユレータ（勾のＩＣＥづロープａ匂から引き出された
フラットケーブル＋＋３１をＣＰＵ Ｉｌ＋の代わ）Ｋ
接続して、エミュレータ（Ｅ）によりＣＰＬＩ ｉｌｌ
の動作をエミュレートするようにしているものである。
６１のよう々メモリヤ、１１０（ンターフエイス（７）
が接続されており、Ｉ１０イシターフエイス（７）には
、コンソール＋８１ （！： ＣＲＴ１９１およびプリ
ンタ１０） ’＆どが接続さｉｌている。しかしてかか
る従来システムにおいてシリアルデータ送受信づ０グラ
ムのデバッグを行なうときには、％２図に示すようにタ
ーゲットシステム（ηのＣＰＵソケウト（ＩＩ）に、工
三ユレータ（勾のＩＣＥづロープａ匂から引き出された
フラットケーブル＋＋３１をＣＰＵ Ｉｌ＋の代わ）Ｋ
接続して、エミュレータ（Ｅ）によりＣＰＬＩ ｉｌｌ
の動作をエミュレートするようにしているものである。
エミュレータ（均け、ＣＰＵθ４）や０８ｊ１５ｊ、循
υ６）、ＲＯＭＱ７）、ＦＲＯＭ （ＩＩ （１）ほか
、フｙソーｎ、、Ｈ）、ＣＲ′Ｉ’ （２０１、プリン
タ（２１１などを有しており、Ｊｌ口常のマイクＤ〕ン
ヒュータシステムとほとんど同様の構成を有していて、
ターゲットシステム（Ｉ）に用いられているＣＰＵ（１
１と全く同じ！Ｉ）作全笑現でき、がっＣＰＵ ｆｉｌ
のレジスタやフラグの状態を監視できるようになってい
る。
υ６）、ＲＯＭＱ７）、ＦＲＯＭ （ＩＩ （１）ほか
、フｙソーｎ、、Ｈ）、ＣＲ′Ｉ’ （２０１、プリン
タ（２１１などを有しており、Ｊｌ口常のマイクＤ〕ン
ヒュータシステムとほとんど同様の構成を有していて、
ターゲットシステム（Ｉ）に用いられているＣＰＵ（１
１と全く同じ！Ｉ）作全笑現でき、がっＣＰＵ ｆｉｌ
のレジスタやフラグの状態を監視できるようになってい
る。
しかしながら第１因に示すようなシリアルデータ送受信
用の通信インターフェイスを有するシステムのデータ送
受信プ０ジラムを、第２図に示すような工三ユレータ（
均を用いてヂバ１υりしようとシテモ、ＬＪＳＡＫｒ
１３１から工三ユレータ（Ｅ）に入力されるのけ受信デ
ータとステータス情報だけであり、送信エラーのチェッ
クは全くできないことになり。
用の通信インターフェイスを有するシステムのデータ送
受信プ０ジラムを、第２図に示すような工三ユレータ（
均を用いてヂバ１υりしようとシテモ、ＬＪＳＡＫｒ
１３１から工三ユレータ（Ｅ）に入力されるのけ受信デ
ータとステータス情報だけであり、送信エラーのチェッ
クは全くできないことになり。
例えば送信タイ三ンジでないのにデータを得き込んだり
、送信データの順序を間違ったり、送信用の〕マｙド′
ｆ：１Ｍｉ違ったりしても全くデバ１ソゲでき々いとい
う問題があった。そこで従来、第１図に示すように伝送
線にラインモニタ（社）を接続したり、ｕｓＡＲ−ｒ
１３Ｈの端子に″ｊロープを当てたりして送信データの
状１麿をモニタすることを試みたものであるか・モニタ
した結果を工三ユレータ（均におけるづＤグラム実行の
過程と対応させて４ｍ ！４することは難しく、多数の
ステップにわたる″５Ｄクラｔ１のトレース全行なうこ
とは非常に困雉であった。
、送信データの順序を間違ったり、送信用の〕マｙド′
ｆ：１Ｍｉ違ったりしても全くデバ１ソゲでき々いとい
う問題があった。そこで従来、第１図に示すように伝送
線にラインモニタ（社）を接続したり、ｕｓＡＲ−ｒ
１３Ｈの端子に″ｊロープを当てたりして送信データの
状１麿をモニタすることを試みたものであるか・モニタ
した結果を工三ユレータ（均におけるづＤグラム実行の
過程と対応させて４ｍ ！４することは難しく、多数の
ステップにわたる″５Ｄクラｔ１のトレース全行なうこ
とは非常に困雉であった。
本発明は従来例のこのような間如点を解決するために為
さ才またものであり、シリアルデータ送受信用の通信イ
ンターフェイスの入出力ピンの状態をエミュレータにて
模擬する乙とにより、シリアルデータ送受信用のづＩ］
クラムσ）ヂバッジ全容易に行ない得るようにしたつロ
グラムデバ・ツタ装置全提供することを目的とするもの
である。
さ才またものであり、シリアルデータ送受信用の通信イ
ンターフェイスの入出力ピンの状態をエミュレータにて
模擬する乙とにより、シリアルデータ送受信用のづＩ］
クラムσ）ヂバッジ全容易に行ない得るようにしたつロ
グラムデバ・ツタ装置全提供することを目的とするもの
である。
以下本発明の構成を図示実施例について説明する。第３
閃は本発明の一実施例の構成を示すブロック図である。
閃は本発明の一実施例の構成を示すブロック図である。
同図において＋＋４１ Ｌｒ１Ｃ：ＰＵであり、バスラ
イ、７翰を介して、ＲＡＭ四、ＲＯｒｓ４ （１７）
、オＪ： （Ｆ１１０イシターフエイス□□□などに接
続されており、この１／Ｕイシターフエイス＋２３１に
はコンソールｔ１９）やＣＲＴ（財））およびブリシタ
伐りなどが接続されている。またシリアルデータ送受信
用の通信インターフェイスであるＵＳＡＲ’ｌ’し弔は
パｔリフアラツナ＋２５＋ ’に介してパスライン（３
）に接続されている。（１２） ／−Ｊ：ワラ１ソトケ
ーづル（１３）ケ介してターゲットシステム（′１）の
ＵＳＡＩ（ｒソケット（２６）に接続されるＩＣＥづ０
−プであり、ターゲットシステム（Ｉ）のＵＳＡＫＩ”
と全く同じ入出力ピンを有しており、名人出力ヒシとフ
ラットケーづＩＬＩ （１３１と力用ラッチ（２７）、
制御線人力用バッファ端、コマンド書込用ラッチ−、送
信データ誓込用ラッチ（３０）、ステータス続出用ラッ
チ（３１１、および受信データ読出用ラッチ＠匂、なら
びにバッファ１３３）〜■が設けられている。しかして
この第８因に示す装置を用いてターゲットシステム（１
）のプロクラム全トレースする際には、基本的にけＵＳ
ＡＲＴ （２４１をそのまま使用するものであるが、ど
のような信号がやりとりさレテイルカ１ＣＰＵ（１４１
カ知６タメＫ、ＬＪＳＡＲ’ｒ （２４１（７） 送信
データ信号゛ｒｘおよび受信データ信号Ｒｘ以外の入出
力信号については、すべてＣＰＵ （１４）２介して入
出力を行なうものである。
イ、７翰を介して、ＲＡＭ四、ＲＯｒｓ４ （１７）
、オＪ： （Ｆ１１０イシターフエイス□□□などに接
続されており、この１／Ｕイシターフエイス＋２３１に
はコンソールｔ１９）やＣＲＴ（財））およびブリシタ
伐りなどが接続されている。またシリアルデータ送受信
用の通信インターフェイスであるＵＳＡＲ’ｌ’し弔は
パｔリフアラツナ＋２５＋ ’に介してパスライン（３
）に接続されている。（１２） ／−Ｊ：ワラ１ソトケ
ーづル（１３）ケ介してターゲットシステム（′１）の
ＵＳＡＩ（ｒソケット（２６）に接続されるＩＣＥづ０
−プであり、ターゲットシステム（Ｉ）のＵＳＡＫＩ”
と全く同じ入出力ピンを有しており、名人出力ヒシとフ
ラットケーづＩＬＩ （１３１と力用ラッチ（２７）、
制御線人力用バッファ端、コマンド書込用ラッチ−、送
信データ誓込用ラッチ（３０）、ステータス続出用ラッ
チ（３１１、および受信データ読出用ラッチ＠匂、なら
びにバッファ１３３）〜■が設けられている。しかして
この第８因に示す装置を用いてターゲットシステム（１
）のプロクラム全トレースする際には、基本的にけＵＳ
ＡＲＴ （２４１をそのまま使用するものであるが、ど
のような信号がやりとりさレテイルカ１ＣＰＵ（１４１
カ知６タメＫ、ＬＪＳＡＲ’ｒ （２４１（７） 送信
データ信号゛ｒｘおよび受信データ信号Ｒｘ以外の入出
力信号については、すべてＣＰＵ （１４）２介して入
出力を行なうものである。
ここでＵＳｋＫｆ （２４１の入出力信号について１１
４単に説り１する。第４図はＬＩＳＡＲＴ Ｈの入出力
ピンの状態を図示したものであり、ＤＯ〜Ｄ７はデータ
バス、ＲＤはリード信号人力、ＷＲはライト４ｇ号入力
、ｃｓｌ、１チツプセレクト人力、Ｃ／Ｄ ｉｊコシト
ロール信号とデータ信号を区別するための信号入力であ
る。また、Ｒｘけ上述のように受信データ人力、Ｔｘは
送信データ出力であり、ＲｘＲＤＹは受信レディ出力、
Ｔｘｉ■Ｙけ送信レディ出力、’ｒｘＥｔ／′ｉ送信デ
ータか空であることを示す出力である。さらにＵＳＡＫ
ｒ（２４１ｉ、ｉ制ｆｉｔ１．ｌ用の入出力として、Ｃ
ＬＫ （り０ツク）人力、ＤＳＲ（データｔ・シトｌ／
ティ）入力、ＤＴＲ（データター三ナルレチイ）出力、
ＲＴＳ （Ｒｅｑｕｅｓｔ Ｔｏ ５ｅｎｄ ｄａｔａ
）出力や、ＣＴｓ （Ｃ１ｅａｒ Ｔｏ ５ｅｎｄ ｄ
ａｔａ ）入力などを有している。かかるＵＳＡＲ’ｒ
１２４＋ 、！：してｕ、例えばイシテル社の８２５
１などがあり、七−ド用レジスタやコマンド用レジスタ
の内容を上述のデータバスＤＯ〜Ｄ７を介して設定する
ことにより、同回式、非同期式の選択やパリティの使用
の有無、ボーレートなどを自由に１０グラムできるよう
になっている。
４単に説り１する。第４図はＬＩＳＡＲＴ Ｈの入出力
ピンの状態を図示したものであり、ＤＯ〜Ｄ７はデータ
バス、ＲＤはリード信号人力、ＷＲはライト４ｇ号入力
、ｃｓｌ、１チツプセレクト人力、Ｃ／Ｄ ｉｊコシト
ロール信号とデータ信号を区別するための信号入力であ
る。また、Ｒｘけ上述のように受信データ人力、Ｔｘは
送信データ出力であり、ＲｘＲＤＹは受信レディ出力、
Ｔｘｉ■Ｙけ送信レディ出力、’ｒｘＥｔ／′ｉ送信デ
ータか空であることを示す出力である。さらにＵＳＡＫ
ｒ（２４１ｉ、ｉ制ｆｉｔ１．ｌ用の入出力として、Ｃ
ＬＫ （り０ツク）人力、ＤＳＲ（データｔ・シトｌ／
ティ）入力、ＤＴＲ（データター三ナルレチイ）出力、
ＲＴＳ （Ｒｅｑｕｅｓｔ Ｔｏ ５ｅｎｄ ｄａｔａ
）出力や、ＣＴｓ （Ｃ１ｅａｒ Ｔｏ ５ｅｎｄ ｄ
ａｔａ ）入力などを有している。かかるＵＳＡＲ’ｒ
１２４＋ 、！：してｕ、例えばイシテル社の８２５
１などがあり、七−ド用レジスタやコマンド用レジスタ
の内容を上述のデータバスＤＯ〜Ｄ７を介して設定する
ことにより、同回式、非同期式の選択やパリティの使用
の有無、ボーレートなどを自由に１０グラムできるよう
になっている。
しかして例えば第８図の装置を用いてターゲツトシステ
ム（Ｉ）の送信用のづ０グラムをトレースする際には、
まず七−ドやコマンドの設定のために１バイトのデータ
（例えば２８Ｈなど）かターゲットシステム（１）から
ＩＣＥづ０−プ（１２に書き込まれると、ＣＰＵ ０４
） ｉｊ制御線入力用バッファ（ハ）から、上述ノＷＲ
，Ｃ／Ｄｆ！トノ信号ヲ読ミ出シテ、ＵＳＡＫｒ ｔ２
４１１ｃデータを書き込むものである。またＣＰＵ（１
４１はＵＳ＃Ｔ（２４Ｉからステータス情報を読み出し
て、ステータス読出用う・ソチｔ３１）に出力しておく
ものである。また制御線入力用バッフアレ樽に入力され
る上述のＣＬＫ、ＤＳＲ，Ｃ’ｒＳなどの信号入力はＵ
ＳＡＲＴ伐蜀に入力されており、反対にｕｓｘｒ （ｚ
４から出力される川１、Ｒ’ｌ’Ｓなどの信号ｒよＣＰ
Ｕ （１４）を介して制御線出力用ラッチレηに出力さ
れるものである。そして、Ｃ／Ｄ ＝ Ｑの核部でｗｉ
ｔ＝１となって送信データが書き込まれると、ＣＰＵ
（＋４）はそのデータを送信データ書込用ラッチ（３０
）からＵＳＡＲＴ （２弔に書き込み、次にステータス
情報＞ ＵＳＡＩＵｒ （２＋ｌから読み出してステー
タス続出用う・ソチ（３１）に出力しておくものである
。同様にターゲツトシステム（Ｉ）の受信用のプ０ジラ
ム全トレースする際Ｋ ＩｒＸ ＣＰＵ ０４） ＃−
１ＵＳＡＫｒ ａ４１ ｔＤ ２７ ５ スに調べるこ
とにより、受信データの有無を判断し、受信データがあ
ｔｔばまずＵＳＡＫｒ （２（１）のステータス情１ｉ
ｔｌ−読み出してステータス読出用ラッチｔ３１）に層
き込み、また受信データをＵＳＡＲ□ｒ ＠４１から読
み出して受信データ読出用ラッチＧ２に書き込むもので
ある。このようにすれば、第８図の装置Ｉｔｉターゲッ
トシステム（１）から見れば普通のＵＳＡＫＩ”と全く
同じように動作するものであり、しかも、各制御線の状
態や、ｔ−ド、コマンドおよびステータスの状態、ある
いけデータバスＤＯ〜Ｄ７上のデータなどをＲＡＭ （
１６）に書き込んでおいて、コシソール（１９）からの
操作によりＣＲＴ四またはプリンタシ１）にトレースの
各状態を表示することができるから、容易にデパックを
行なうことができるものである。また第３図の装置にお
いてＵＳＡＫＩ”例を用いずに、受信データやステータ
ス、あるいけ制御線の状態などを予めＣＰＵ （１４１
のづ０グラムとして記憶させておき、エラー発生をシミ
ュレートするようにした場合には、ターゲットシステム
Ｃηにおけるエラー処理つｏｌ）ラムのヂバ１リジを容
易に行なうことができるものである。
ム（Ｉ）の送信用のづ０グラムをトレースする際には、
まず七−ドやコマンドの設定のために１バイトのデータ
（例えば２８Ｈなど）かターゲットシステム（１）から
ＩＣＥづ０−プ（１２に書き込まれると、ＣＰＵ ０４
） ｉｊ制御線入力用バッファ（ハ）から、上述ノＷＲ
，Ｃ／Ｄｆ！トノ信号ヲ読ミ出シテ、ＵＳＡＫｒ ｔ２
４１１ｃデータを書き込むものである。またＣＰＵ（１
４１はＵＳ＃Ｔ（２４Ｉからステータス情報を読み出し
て、ステータス読出用う・ソチｔ３１）に出力しておく
ものである。また制御線入力用バッフアレ樽に入力され
る上述のＣＬＫ、ＤＳＲ，Ｃ’ｒＳなどの信号入力はＵ
ＳＡＲＴ伐蜀に入力されており、反対にｕｓｘｒ （ｚ
４から出力される川１、Ｒ’ｌ’Ｓなどの信号ｒよＣＰ
Ｕ （１４）を介して制御線出力用ラッチレηに出力さ
れるものである。そして、Ｃ／Ｄ ＝ Ｑの核部でｗｉ
ｔ＝１となって送信データが書き込まれると、ＣＰＵ
（＋４）はそのデータを送信データ書込用ラッチ（３０
）からＵＳＡＲＴ （２弔に書き込み、次にステータス
情報＞ ＵＳＡＩＵｒ （２＋ｌから読み出してステー
タス続出用う・ソチ（３１）に出力しておくものである
。同様にターゲツトシステム（Ｉ）の受信用のプ０ジラ
ム全トレースする際Ｋ ＩｒＸ ＣＰＵ ０４） ＃−
１ＵＳＡＫｒ ａ４１ ｔＤ ２７ ５ スに調べるこ
とにより、受信データの有無を判断し、受信データがあ
ｔｔばまずＵＳＡＫｒ （２（１）のステータス情１ｉ
ｔｌ−読み出してステータス読出用ラッチｔ３１）に層
き込み、また受信データをＵＳＡＲ□ｒ ＠４１から読
み出して受信データ読出用ラッチＧ２に書き込むもので
ある。このようにすれば、第８図の装置Ｉｔｉターゲッ
トシステム（１）から見れば普通のＵＳＡＫＩ”と全く
同じように動作するものであり、しかも、各制御線の状
態や、ｔ−ド、コマンドおよびステータスの状態、ある
いけデータバスＤＯ〜Ｄ７上のデータなどをＲＡＭ （
１６）に書き込んでおいて、コシソール（１９）からの
操作によりＣＲＴ四またはプリンタシ１）にトレースの
各状態を表示することができるから、容易にデパックを
行なうことができるものである。また第３図の装置にお
いてＵＳＡＫＩ”例を用いずに、受信データやステータ
ス、あるいけ制御線の状態などを予めＣＰＵ （１４１
のづ０グラムとして記憶させておき、エラー発生をシミ
ュレートするようにした場合には、ターゲットシステム
Ｃηにおけるエラー処理つｏｌ）ラムのヂバ１リジを容
易に行なうことができるものである。
かかるエラー発生のシミュレートとしては、例えば受信
データのへリテイを狂わせて書き込んだり、ステータス
のエラー検出ピット’に立てておし）たり、送受信のタ
イ三−，Ｊジをわざと狂わせたりすることなどが考えら
れ、かかるエラー発生に対してデータ・リドシステム（
Ｉ）におけるエラー処理づロタラムがＩＥ常に動作する
か否かをチェックするこ２によりターゲットシステム（
Ｉ）のエラー処理つロタラムのヂバッジを容易に行なう
ことができるもσ〕である０ 次に第５図は本発明の他の実施例の要部づＯ・ツク（支
）であり、本実施例にあっては、受信データ用ＦＩＦＯ
（３カ、ステータス用ＦＩＦＯ贈、および制御線用ＦＩ
ＦＯ（３９）’にそれぞれ設けて、予め予想される送受
信シーケンス（あるいけヂバツジしたいシーケンス）を
上記各ＦＩＦＯ１７１μ５（３９）にそれぞれ信き込ん
でおき、ＩＣＥ ’：５０−プα匂からの信号により順
次読み出すようにするものである。すなわち、ＩＣＥプ
０−プ１２１から得られるＣ／Ｄ信号および１ｔｌＪ信
号が共に０であるときには、ゲート４ｏ） ｙ）出力に
より受信データ用ＦＩＦＯ（３７）からデータ７５（読
み出さｔして、ＩＣＥづ〇−づ（１２１にデータが供給
される。またＩＣＥ −５０−プ０２）から得られるＣ
／Ｄ信号が１であすＲ１）信号力；０であるときには、
ゲート圓の出力によりバｔソファ（４りが開いて、う・
ソチ（ハ）の内容がＩＣＥ″′ｊロープ（１匂に出力さ
れるものである。−’Ｈ、ステータスや制御線の状態な
どは常に変化するものではな（、ＩＣＥづロープ（１２
からのコマンドデータや側副信号、送信データなどによ
って変化するものであるから、これらの入力をう゛ソチ
ｎ＜によってラッチし、こσ）う・ソチしたデータをデ
コーダ（４５）や（４６）によってデコードすることに
よってＦＩＦＯ１３３）および０９）ヲシフトするだめ
の信号Ｃ１、Ｃ２を作成するものである。＠ηは制御線
用ＦＩＦＯ（至）の出カケ保持しておし）て、ＩＣＥ″
ｊｏ−づ０２）に出力しつづけるだめのラッチであり、
また（４８１はラッチ（４４１の出力をパスライン（２
４に送出するためのバッファである。このように本実施
例にあっては、デバｔυジし、たい吠箪を予めＦ ｔ
ＦＯ（３７１１３８１（３（至）に書き込んでおき、Ｉ
ＣＥ−５０−プ＋１２１からの信号に応じて順次ＦＩＦ
Ｏ（３力の均一の記憶内容全出力するようにしているの
で、リアルタイムでヂバツジを行なうことがで傘、また
、エラーを含んだ信号をＦ Ｉ ＦＯ（３７） ｔ３８
） （３９）に予め書き込むだけでエラー発生をシ三ユ
レートできるので、づ０タラムにより工５−を含んだ信
号を作成するよりも容易にエラー発生をシ三ユし一トで
きるものである。
データのへリテイを狂わせて書き込んだり、ステータス
のエラー検出ピット’に立てておし）たり、送受信のタ
イ三−，Ｊジをわざと狂わせたりすることなどが考えら
れ、かかるエラー発生に対してデータ・リドシステム（
Ｉ）におけるエラー処理づロタラムがＩＥ常に動作する
か否かをチェックするこ２によりターゲットシステム（
Ｉ）のエラー処理つロタラムのヂバッジを容易に行なう
ことができるもσ〕である０ 次に第５図は本発明の他の実施例の要部づＯ・ツク（支
）であり、本実施例にあっては、受信データ用ＦＩＦＯ
（３カ、ステータス用ＦＩＦＯ贈、および制御線用ＦＩ
ＦＯ（３９）’にそれぞれ設けて、予め予想される送受
信シーケンス（あるいけヂバツジしたいシーケンス）を
上記各ＦＩＦＯ１７１μ５（３９）にそれぞれ信き込ん
でおき、ＩＣＥ ’：５０−プα匂からの信号により順
次読み出すようにするものである。すなわち、ＩＣＥプ
０−プ１２１から得られるＣ／Ｄ信号および１ｔｌＪ信
号が共に０であるときには、ゲート４ｏ） ｙ）出力に
より受信データ用ＦＩＦＯ（３７）からデータ７５（読
み出さｔして、ＩＣＥづ〇−づ（１２１にデータが供給
される。またＩＣＥ −５０−プ０２）から得られるＣ
／Ｄ信号が１であすＲ１）信号力；０であるときには、
ゲート圓の出力によりバｔソファ（４りが開いて、う・
ソチ（ハ）の内容がＩＣＥ″′ｊロープ（１匂に出力さ
れるものである。−’Ｈ、ステータスや制御線の状態な
どは常に変化するものではな（、ＩＣＥづロープ（１２
からのコマンドデータや側副信号、送信データなどによ
って変化するものであるから、これらの入力をう゛ソチ
ｎ＜によってラッチし、こσ）う・ソチしたデータをデ
コーダ（４５）や（４６）によってデコードすることに
よってＦＩＦＯ１３３）および０９）ヲシフトするだめ
の信号Ｃ１、Ｃ２を作成するものである。＠ηは制御線
用ＦＩＦＯ（至）の出カケ保持しておし）て、ＩＣＥ″
ｊｏ−づ０２）に出力しつづけるだめのラッチであり、
また（４８１はラッチ（４４１の出力をパスライン（２
４に送出するためのバッファである。このように本実施
例にあっては、デバｔυジし、たい吠箪を予めＦ ｔ
ＦＯ（３７１１３８１（３（至）に書き込んでおき、Ｉ
ＣＥ−５０−プ＋１２１からの信号に応じて順次ＦＩＦ
Ｏ（３力の均一の記憶内容全出力するようにしているの
で、リアルタイムでヂバツジを行なうことがで傘、また
、エラーを含んだ信号をＦ Ｉ ＦＯ（３７） ｔ３８
） （３９）に予め書き込むだけでエラー発生をシ三ユ
レートできるので、づ０タラムにより工５−を含んだ信
号を作成するよりも容易にエラー発生をシ三ユし一トで
きるものである。
本発明は以上のように構成されており、シリアルデータ
送受信用の通信用ＩＣを含むシステムにおける上記通信
用１ｃのソケットに接続されるづＯ−プと、この″ｊロ
ーづから入力される通信用ＩＣへの入力信号に対ｂ６シ
て、予め設定されたエラーを含む出力信号をｊｏ−づに
出力するための動作模擬手段と、″′ｊロープを介して
入出力される各信号の状態全表示出力する手段とを有す
るものであるから、通信用ＩＣのソケ・ソトに接続され
たづ０−づから予め般定されたエラーを含んだ受信信号
やステータス信号などの各種の信号を出力することがで
き、したがってシリアルデータ送受信用の通信用ＩＣを
含むシステムにおけるエラー処理用のプログラムのヂＪ
＼ツタを人為的に形成したエラーを用いて容易に行なう
ことができるという利点がある。
送受信用の通信用ＩＣを含むシステムにおける上記通信
用１ｃのソケットに接続されるづＯ−プと、この″ｊロ
ーづから入力される通信用ＩＣへの入力信号に対ｂ６シ
て、予め設定されたエラーを含む出力信号をｊｏ−づに
出力するための動作模擬手段と、″′ｊロープを介して
入出力される各信号の状態全表示出力する手段とを有す
るものであるから、通信用ＩＣのソケ・ソトに接続され
たづ０−づから予め般定されたエラーを含んだ受信信号
やステータス信号などの各種の信号を出力することがで
き、したがってシリアルデータ送受信用の通信用ＩＣを
含むシステムにおけるエラー処理用のプログラムのヂＪ
＼ツタを人為的に形成したエラーを用いて容易に行なう
ことができるという利点がある。
＠１図け−・般的なシリアルデータ送受信用の通信イン
ターフェイスを有するシステムのブロック図、第２図は
同１に用いるプログラムデパック装置の従来例を示すづ
０・ツクＣ４，４４８図は本発明の一実施例のづＤツク
図、第４図は同上に用いる通信用ＩＣの入出力ピンの構
成を示す図、第５図は本発明の他の実施例のブロック図
である。 ｆ３１ ｉｊ ＵＳＡＲ’ｒ 、 Ｑ２） ｉｊ ＩＣ
Ｅ ｊＯ−プ、（１４１ｉｊ ＣＰＵ、岡はＣＲＴ％（
２４ＩはＵＳＡＲＴである。 代理人 弁理士 石 １）長 七
ターフェイスを有するシステムのブロック図、第２図は
同１に用いるプログラムデパック装置の従来例を示すづ
０・ツクＣ４，４４８図は本発明の一実施例のづＤツク
図、第４図は同上に用いる通信用ＩＣの入出力ピンの構
成を示す図、第５図は本発明の他の実施例のブロック図
である。 ｆ３１ ｉｊ ＵＳＡＲ’ｒ 、 Ｑ２） ｉｊ ＩＣ
Ｅ ｊＯ−プ、（１４１ｉｊ ＣＰＵ、岡はＣＲＴ％（
２４ＩはＵＳＡＲＴである。 代理人 弁理士 石 １）長 七
Claims (1)
- ｉｌｌ シリアルデータ送受信用の通信用ＩＣを含む
システムにおける上記通信用ＩＣのソケットに接続され
るブロ一つと、このづ０−づから入力される通信用ＩＣ
への入力信号に対応して、予め設定されたエラーを含む
出力信号′ｔ−ｊｏ−プに出力するための動作模擬手段
き、づ０−プを介して入出力される各信号の状態を表示
出力する手段とを有して成ることを特徴とするプログラ
ムデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191354A JPS5981744A (ja) | 1982-10-30 | 1982-10-30 | プログラムデバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191354A JPS5981744A (ja) | 1982-10-30 | 1982-10-30 | プログラムデバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5981744A true JPS5981744A (ja) | 1984-05-11 |
Family
ID=16273173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57191354A Pending JPS5981744A (ja) | 1982-10-30 | 1982-10-30 | プログラムデバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5981744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628249A (ja) * | 1985-07-03 | 1987-01-16 | Fujitsu Ltd | デ−タモニタ制御方式 |
-
1982
- 1982-10-30 JP JP57191354A patent/JPS5981744A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628249A (ja) * | 1985-07-03 | 1987-01-16 | Fujitsu Ltd | デ−タモニタ制御方式 |
| JPH0375910B2 (ja) * | 1985-07-03 | 1991-12-03 | Fujitsu Ltd |
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