JPS598068A - マルチプロセツサデバツグ装置 - Google Patents
マルチプロセツサデバツグ装置Info
- Publication number
- JPS598068A JPS598068A JP57115732A JP11573282A JPS598068A JP S598068 A JPS598068 A JP S598068A JP 57115732 A JP57115732 A JP 57115732A JP 11573282 A JP11573282 A JP 11573282A JP S598068 A JPS598068 A JP S598068A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- debugged
- register
- debugging
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプロセッサを複数個用いた時に並列動
作をしているプロセッサのデノクノグを効果的に実行す
るマルチプロセッサデバッグ装置に関するものである。
作をしているプロセッサのデノクノグを効果的に実行す
るマルチプロセッサデバッグ装置に関するものである。
近年マイクロプロセッサの応用分野拡大には、めざまし
いものがあり、特に比較的コストの安価なプロセッサを
複数個用いて高性能の装置を構成することが行なわれる
ようになって来た。周知のようにマイクロプロセッサを
利用した装置の開発コストの多くの部分がプログラム開
発にかかわるものであると言われており、プログラム設
計・プログラムコーディング・プログラム開発（ラグに
要するコストを低減させることが重要である。
いものがあり、特に比較的コストの安価なプロセッサを
複数個用いて高性能の装置を構成することが行なわれる
ようになって来た。周知のようにマイクロプロセッサを
利用した装置の開発コストの多くの部分がプログラム開
発にかかわるものであると言われており、プログラム設
計・プログラムコーディング・プログラム開発（ラグに
要するコストを低減させることが重要である。
特にプログラムのデバッグには時間がかかり、プログラ
ムデバングの効率を上げることが最重要課題となってい
る。
ムデバングの効率を上げることが最重要課題となってい
る。
以下、従来のデバッグ装置について説明する。
第１図は従来のデバッグ装置のブロック図である。
同図において、１はマイクロプロセッサ（以下ＣＰＵと
記す）、２は主記憶装置、３は入出力装置で、いずれも
デバッグされる対象である。４はデバッグ装置で、以下
の６〜１１により構成されている。すなわち５はｃＰＵ
ｌの各種動作状態を記憶するトレースメモリ、６はトレ
ース開始条件を格納するレジスタ、７はＣＰＵ１がレジ
スタ６で指定された条件に合致したことを検出する比較
器、８は比較器７の出力を一定時間遅延する遅延素子で
ある。９はアンド素子で、遅遅延素子８の出力が偽値の
時、ＣＰＵバス１Ｑから供給されるデータ転送信号ａを
ゲートし、トレースメモリ５にクロオフ信号すを出力す
る。１１ｉｄこれら５〜１ｏを制御する制御部で、キー
ボード又はパネル等が備えられており、各種デバッグ用
人力を受けつける。
記す）、２は主記憶装置、３は入出力装置で、いずれも
デバッグされる対象である。４はデバッグ装置で、以下
の６〜１１により構成されている。すなわち５はｃＰＵ
ｌの各種動作状態を記憶するトレースメモリ、６はトレ
ース開始条件を格納するレジスタ、７はＣＰＵ１がレジ
スタ６で指定された条件に合致したことを検出する比較
器、８は比較器７の出力を一定時間遅延する遅延素子で
ある。９はアンド素子で、遅遅延素子８の出力が偽値の
時、ＣＰＵバス１Ｑから供給されるデータ転送信号ａを
ゲートし、トレースメモリ５にクロオフ信号すを出力す
る。１１ｉｄこれら５〜１ｏを制御する制御部で、キー
ボード又はパネル等が備えられており、各種デバッグ用
人力を受けつける。
以下に、たとえば主記憶装置２の特定のアドレスに置か
れた命令を実行する時の前後のバスの状態をデバッグの
ために必要とすると仮定した場合上記したデバッグ装置
の動作を説明する。１ず主記憶装置２の特定アドレスの
値がレジスタ６に格納される。すると比較器７によって
バス１０の各サイクル毎にレジスタ６の値とバス１０の
値が比較され、一致していない時は、遅延素子８からは
偽値が出力され、無条件にバス１０の状態をトレースメ
モリ６に取り込まれる。もし一致が発生し比較器７より
真値が出力された時、遅延素子８により一定時間遅れて
偽値が出力され、トレースメモリ５の取り込みは中断さ
れる。上記遅延時間が全トレースメモリ取り込み時間の
局であった場合にはトレースメモリ５の内容は条件一致
時点を中心に前後のバスの状態が格納されることとなる
。
れた命令を実行する時の前後のバスの状態をデバッグの
ために必要とすると仮定した場合上記したデバッグ装置
の動作を説明する。１ず主記憶装置２の特定アドレスの
値がレジスタ６に格納される。すると比較器７によって
バス１０の各サイクル毎にレジスタ６の値とバス１０の
値が比較され、一致していない時は、遅延素子８からは
偽値が出力され、無条件にバス１０の状態をトレースメ
モリ６に取り込まれる。もし一致が発生し比較器７より
真値が出力された時、遅延素子８により一定時間遅れて
偽値が出力され、トレースメモリ５の取り込みは中断さ
れる。上記遅延時間が全トレースメモリ取り込み時間の
局であった場合にはトレースメモリ５の内容は条件一致
時点を中心に前後のバスの状態が格納されることとなる
。
この様Ｖこある時点を中心にその前後のバスの状態を調
べることによりプログラムが実行されている環境を知り
プログラムの異常動作を解明してデバッグを進めている
。
べることによりプログラムが実行されている環境を知り
プログラムの異常動作を解明してデバッグを進めている
。
以上説明した従来のデバッグ装置でマルチプロセッサの
デバッグを行なおうとすると、マルチプロセッサに特有
な非同期処理の問題のために効率的なデバッグを行なう
ことができない。すなわち１つの仕事を行なうのに２つ
以上のプロセｙすが独自にかつ相互に連絡をとりながら
処理を進める方式（非同期処理方式）では、第２図に示
すようにＭＣＰＵｌが行なっている処理の中でＭＣＰＵ
２を動作させると共にＭＣＰＵ２の動作完了を、ＷＩＴ
マクロ命令で待ち合せる場合があり、このようなデバッ
グを効率的に行なうのは困難である。
デバッグを行なおうとすると、マルチプロセッサに特有
な非同期処理の問題のために効率的なデバッグを行なう
ことができない。すなわち１つの仕事を行なうのに２つ
以上のプロセｙすが独自にかつ相互に連絡をとりながら
処理を進める方式（非同期処理方式）では、第２図に示
すようにＭＣＰＵｌが行なっている処理の中でＭＣＰＵ
２を動作させると共にＭＣＰＵ２の動作完了を、ＷＩＴ
マクロ命令で待ち合せる場合があり、このようなデバッ
グを効率的に行なうのは困難である。
つまり第２図において、ＭＣＰＵ２はＭＣＰＵｌかも起
動されると共にＭＣＰＵ３からも起動されるため、単に
従来のデバッグ装置を使用するのでは、どのプロセッサ
により起動されたかの判定ができず、従ってプロセッサ
間の同期が正しく行なわれているかは判断ができない。
動されると共にＭＣＰＵ３からも起動されるため、単に
従来のデバッグ装置を使用するのでは、どのプロセッサ
により起動されたかの判定ができず、従ってプロセッサ
間の同期が正しく行なわれているかは判断ができない。
またＭＣＰＵ２がＰＯ３Ｔマクロ命令を実行した時、起
動したプロセッサ（ＭＣＰＵｌ又はＭＣＰＵ３）がどの
様な状態なのか調べる必要がある。第２図においてはＭ
ＣＰＵｌは末だＷＡＩＴマクロ命令を実行していないが
、ＣＰＵ３は既ＫＷＡＩ Ｔマクロ命令を実行しており
、これらは従来のデバッグ装置では判断が困難であった
。
動したプロセッサ（ＭＣＰＵｌ又はＭＣＰＵ３）がどの
様な状態なのか調べる必要がある。第２図においてはＭ
ＣＰＵｌは末だＷＡＩＴマクロ命令を実行していないが
、ＣＰＵ３は既ＫＷＡＩ Ｔマクロ命令を実行しており
、これらは従来のデバッグ装置では判断が困難であった
。
本発明は上記欠点に鑑み、被デパックフロセッサのそれ
ぞれに応じて条件を設定するととも、条件にあったプロ
セッサの検出結果を他のプロセッサに供給するように構
成することにより、簡易な構成で効果的なマルチプロセ
ッサのデバッグを行なえるマルチグロセノサデバノグ装
置を提供するものである。
ぞれに応じて条件を設定するととも、条件にあったプロ
セッサの検出結果を他のプロセッサに供給するように構
成することにより、簡易な構成で効果的なマルチプロセ
ッサのデバッグを行なえるマルチグロセノサデバノグ装
置を提供するものである。
以下本発明の一実施例について、図面を参照しながら説
明する。第３図は本発明の一実施例におけるマルチグロ
セノサデバノグ装置のブロック図を示すもので、説明の
ため被デパックフロセッサと共に示しである。第３図に
おいて２０．３０は被デパックフロセッサ、２１．３１
は被デパックフロセッサ２０，３０のローカルメモリ、
２２゜３２は被デパックフロセッサ２ｏ、３０のローカ
ルバス、２３，３３は被デパックフロセッサ２０゜３０
のＣＰＵ、２４．３４は被デバツグプロセッサ２０．３
０のバッファである。４０は被デパックフロセッサ２０
．３０の共有メモリ、（６１−１）、（５１−２）はそ
れぞれ被デバノググロセッサ２０．３０に対する条件を
格納するレジスタ、（５２−１） 、 （５２−２）は
比較器、（６３−１） 、 （Ｅ）３−２）はフリップ
フロップ、（６４−１）、（６４−２）はそれぞれクリ
ップフロップ（５３−１）、（６３−２）に対応してそ
の出力の有効を制御するフリップフロップ、（５６−１
）、（５５−２＞はフリップフロップ、（６６−１）、
（ｔｓｅ−２）、（ｔｓ７−１）、（ｒｓ７−２）はオ
ア素子、（６８−１）、（５８−２）はナンド素子、（
５９−１） 、 （５９−２）は遅延素子、（６０−１
’） 、 （６０−２）はシフトレジスタ、７ｏはマル
チプロセンサデバッグ装置の制御部である。
明する。第３図は本発明の一実施例におけるマルチグロ
セノサデバノグ装置のブロック図を示すもので、説明の
ため被デパックフロセッサと共に示しである。第３図に
おいて２０．３０は被デパックフロセッサ、２１．３１
は被デパックフロセッサ２０，３０のローカルメモリ、
２２゜３２は被デパックフロセッサ２ｏ、３０のローカ
ルバス、２３，３３は被デパックフロセッサ２０゜３０
のＣＰＵ、２４．３４は被デバツグプロセッサ２０．３
０のバッファである。４０は被デパックフロセッサ２０
．３０の共有メモリ、（６１−１）、（５１−２）はそ
れぞれ被デバノググロセッサ２０．３０に対する条件を
格納するレジスタ、（５２−１） 、 （５２−２）は
比較器、（６３−１） 、 （Ｅ）３−２）はフリップ
フロップ、（６４−１）、（６４−２）はそれぞれクリ
ップフロップ（５３−１）、（６３−２）に対応してそ
の出力の有効を制御するフリップフロップ、（５６−１
）、（５５−２＞はフリップフロップ、（６６−１）、
（ｔｓｅ−２）、（ｔｓ７−１）、（ｒｓ７−２）はオ
ア素子、（６８−１）、（５８−２）はナンド素子、（
５９−１） 、 （５９−２）は遅延素子、（６０−１
’） 、 （６０−２）はシフトレジスタ、７ｏはマル
チプロセンサデバッグ装置の制御部である。
以上の様に構成されたマルチプロセンサデバッグ装置に
ついて、以下その動作について説明する。
ついて、以下その動作について説明する。
まず被デバツグプロセッサ２０におけるローカルメモリ
２１上のある特定の位置に被デバツグプロセッサ３０に
対する起動命令が格納されていると仮定する。上記特定
アドレスＡをレジスタ（５１−１）に制御部７０から格
納しておくと、被デバツグプロセッサ２０が被デバツグ
プロセッサ３０に対する起動命令を実行すると、比較器
（５２−１）により一致信号が出力されフリップフロッ
プ（５３−１）をセｙ Ｌする。この時被デノ（ツク°
プロセッサ３０に対するフリップフロップ（５６−２）
に、フリップフロップ（６３−１）の出力を有効とする
ために偽値が格納されているとすると、オア素子（６７
−２）の出力には真値が現われる。
２１上のある特定の位置に被デバツグプロセッサ３０に
対する起動命令が格納されていると仮定する。上記特定
アドレスＡをレジスタ（５１−１）に制御部７０から格
納しておくと、被デバツグプロセッサ２０が被デバツグ
プロセッサ３０に対する起動命令を実行すると、比較器
（５２−１）により一致信号が出力されフリップフロッ
プ（５３−１）をセｙ Ｌする。この時被デノ（ツク°
プロセッサ３０に対するフリップフロップ（５６−２）
に、フリップフロップ（６３−１）の出力を有効とする
ために偽値が格納されているとすると、オア素子（６７
−２）の出力には真値が現われる。
さらに被デバツグプロセッサ３０がＰＯ３Ｔマクロ命令
をローカルメモリ３１上の特定アドレスＢに置いておき
、レジスタ（５１−２）に特定アドレス値Ｂを格納して
おくと、ＰＯ３Ｔマクロ命令を実行することにより、フ
リップフロップ（５３−２）が真値にセットされる。ノ
リノフリロノプ（５４−２）の内容が偽値であれば、オ
ア素子（Ｂｅ−２）の出力が真値に変化し、ナンド素子
（５８−２）の全ての入力が真値となり、遅延素子（５
９−２）から偽値が遅延されて出力され、ローカルバス
３２の内容のシフトレジスタ（６０−２）への取り込み
を中断させる。被デノグプロセノサ２０においても同様
の動作が発生し、シフトレジスタ（６０−１）には、被
デノグプロセノサ２ｏのローカルバス２２の内容が取り
込まれる。
をローカルメモリ３１上の特定アドレスＢに置いておき
、レジスタ（５１−２）に特定アドレス値Ｂを格納して
おくと、ＰＯ３Ｔマクロ命令を実行することにより、フ
リップフロップ（５３−２）が真値にセットされる。ノ
リノフリロノプ（５４−２）の内容が偽値であれば、オ
ア素子（Ｂｅ−２）の出力が真値に変化し、ナンド素子
（５８−２）の全ての入力が真値となり、遅延素子（５
９−２）から偽値が遅延されて出力され、ローカルバス
３２の内容のシフトレジスタ（６０−２）への取り込み
を中断させる。被デノグプロセノサ２０においても同様
の動作が発生し、シフトレジスタ（６０−１）には、被
デノグプロセノサ２ｏのローカルバス２２の内容が取り
込まれる。
この様にしてシフトレジスタ（５ｏ−１）、（６゜−２
）に取り込まれた内容を調べることによってマルチプロ
セッサにおけるデバッグを行なうことができる。すなわ
ち、シフトレジスタ（６０−１）においてはＰＯ３Ｔマ
クロ命令が別のプロセッサによって実行された時の起動
側のプロセッサの状態がトレースされており、一方シフ
トジスタ（６０−２）においては被デバツグプロセッサ
２０によって起動された場合の処理過程がトレースされ
ていることにより、それぞれのプロセッサ２０．３０の
デバッグを行なうことができる。
）に取り込まれた内容を調べることによってマルチプロ
セッサにおけるデバッグを行なうことができる。すなわ
ち、シフトレジスタ（６０−１）においてはＰＯ３Ｔマ
クロ命令が別のプロセッサによって実行された時の起動
側のプロセッサの状態がトレースされており、一方シフ
トジスタ（６０−２）においては被デバツグプロセッサ
２０によって起動された場合の処理過程がトレースされ
ていることにより、それぞれのプロセッサ２０．３０の
デバッグを行なうことができる。
なお、マルチプロセンサデバッグ装置の制御部７０は、
シフトレジスタ（６ｏ−１）、（６Ｏ−２）よりトレー
ス結果を読み出し、第３図には示されていない表示装置
に出力したり、レジスタ（５１−１）、Ｃｔｓｌ−２）
、（ｔｓ４−１）、（５４−２） 、 （ｔｓｒｓ−１
）、 （５Ｂ−２）にトリガー条件を設定する処理を行
なうことができる。
シフトレジスタ（６ｏ−１）、（６Ｏ−２）よりトレー
ス結果を読み出し、第３図には示されていない表示装置
に出力したり、レジスタ（５１−１）、Ｃｔｓｌ−２）
、（ｔｓ４−１）、（５４−２） 、 （ｔｓｒｓ−１
）、 （５Ｂ−２）にトリガー条件を設定する処理を行
なうことができる。
また遅延素子（５９−１） 、 （５９−２）の遅延時
間は本実施例においては固定としたが、必要とするデバ
ッグ条件に応じて制御部７０より設定できるようにして
もよい。
間は本実施例においては固定としたが、必要とするデバ
ッグ条件に応じて制御部７０より設定できるようにして
もよい。
更に本実施例におけるシフトレジスタ（６０−１）（ｓ
ｏ−２）をＲＡＭに１青き換えてもマルチプロセンサデ
バッグ装置を構成することもできる。
ｏ−２）をＲＡＭに１青き換えてもマルチプロセンサデ
バッグ装置を構成することもできる。
以上の様に本発明は、被デバツグプロセッサ毎に条件を
設定し、その条件に合致するプロセッサの状態を検出し
て検出結果を他プロセツサにも供給するように構成する
ことにより、複数のプロセッサ相互に渡る非同期処理を
含むマルチプロセッサのデバッグを簡易な構成で効果的
に行なうことができ、その工業的価値は大なるものがあ
る。
設定し、その条件に合致するプロセッサの状態を検出し
て検出結果を他プロセツサにも供給するように構成する
ことにより、複数のプロセッサ相互に渡る非同期処理を
含むマルチプロセッサのデバッグを簡易な構成で効果的
に行なうことができ、その工業的価値は大なるものがあ
る。
第１図は従来のデバッグ装置のブロック図、第２図はマ
ルチプロセッサにおける非同期処理の概念を示す図、第
３図は本発明の一実施例におけるデバッグ装置のブロッ
ク図である。 ２０．３０・・・・・・被デバッグプロセノザ、５１−
１．５１−２・・…・レジスタ、５２−１．５２−２・
・・・・・比較器、５３−１ 、５３−２ 、５４−１
．６４−２・・山・フリップフロップ、５６−１゜５６
−２ 、５７−１ 、６７−２・・・・・・素子、５８
−１．５８−２・・・・・・ナンド素子、５９−１．５
９−２・・・・・・遅延素子、６０−１．６０−２・・
・・・・シフトレジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ＭＣｐυ１ ０
ルチプロセッサにおける非同期処理の概念を示す図、第
３図は本発明の一実施例におけるデバッグ装置のブロッ
ク図である。 ２０．３０・・・・・・被デバッグプロセノザ、５１−
１．５１−２・・…・レジスタ、５２−１．５２−２・
・・・・・比較器、５３−１ 、５３−２ 、５４−１
．６４−２・・山・フリップフロップ、５６−１゜５６
−２ 、５７−１ 、６７−２・・・・・・素子、５８
−１．５８−２・・・・・・ナンド素子、５９−１．５
９−２・・・・・・遅延素子、６０−１．６０−２・・
・・・・シフトレジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ＭＣｐυ１ ０
Claims (1)
- 【特許請求の範囲】 被デバツグプロセッサに対して設けられた条件を記憶す
る条件記憶レジスタと、前記被デバツグプロセッサの状
態が前記レジスタに記憶された条件に合致したことを検
出する比較器と、前記被デバツグプロセッサ毎に設けら
れ前記比較器の出力を記憶する第１のフリップフロップ
と、前記被デバツグプロセッサの動作状態を順次記憶す
る記憶手段と、前記被デバツグプロセッサ毎に設けられ
第１のレジスタに対応して前記第１のレジスタの出力の
有効無効を記憶する第２のレジスタと、前記第１のレジ
スタと第２のレジスタとの出力を入力とするオアーナン
ド素子と、前記オアーナンド素子の出力を入力とする遅
延素子とを具備し、前記遅延素子出力により前記記憶手
段の格納中断側デ。 御を行なうことを特徴とするマルチプロセソメ２ソゲ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115732A JPS598068A (ja) | 1982-07-02 | 1982-07-02 | マルチプロセツサデバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115732A JPS598068A (ja) | 1982-07-02 | 1982-07-02 | マルチプロセツサデバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598068A true JPS598068A (ja) | 1984-01-17 |
Family
ID=14669719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115732A Pending JPS598068A (ja) | 1982-07-02 | 1982-07-02 | マルチプロセツサデバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015095061A (ja) * | 2013-11-12 | 2015-05-18 | 日立オートモティブシステムズ株式会社 | 車載用制御装置のロギングシステム |
-
1982
- 1982-07-02 JP JP57115732A patent/JPS598068A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015095061A (ja) * | 2013-11-12 | 2015-05-18 | 日立オートモティブシステムズ株式会社 | 車載用制御装置のロギングシステム |
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