JPS598009A - Microprocessor controller - Google Patents
Microprocessor controllerInfo
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- JPS598009A JPS598009A JP57117204A JP11720482A JPS598009A JP S598009 A JPS598009 A JP S598009A JP 57117204 A JP57117204 A JP 57117204A JP 11720482 A JP11720482 A JP 11720482A JP S598009 A JPS598009 A JP S598009A
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Abstract
Description
【発明の詳細な説明】
本発明は、マイクロプロセッサにより制御される計」り
機器等におけるマイクロプロセッサ制御装置に関し、マ
イクロプロセッサに必要なりロックをマイクロプロセッ
サの処理時間のみ発生させることにより、クロックが不
要輻射しノイズとなることを防止しようとするものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a microprocessor control device in a microprocessor-controlled instrument, etc., and the present invention eliminates the need for a clock by generating a lock required for the microprocessor only during the processing time of the microprocessor. This is intended to prevent radiation from becoming noise.
マイクロコンビーータを利用して制御を行う訓測機器、
例えば発振器と歪率計とを組合せた歪率測定装置では、
周波数、レベル等を所定値に設定したり、歪率測定状態
またはS/N測定状態にするのに、マイクロプロセッサ
を利用する。Training equipment that uses microconbeaters to control
For example, in a distortion measurement device that combines an oscillator and a distortion meter,
A microprocessor is used to set the frequency, level, etc. to predetermined values, and to set the distortion rate measurement state or the S/N measurement state.
この場合、マイクロプロセッサ用のクロックが不要輻射
となり、被測定装置(例えばラジオ、テレビ等)のノイ
ズとなるものであった。In this case, the clock for the microprocessor becomes unnecessary radiation, which causes noise in the device under test (eg, radio, television, etc.).
このため、従来は、第1図a、bに示すように、マイク
ロプロセッサ(CPU)を含むプリント基板Aをシール
ドケースB内に収納し、かつ外部ランチ等の外部回路C
との接続を貫通型フィルタDを介して行っていた。For this reason, conventionally, as shown in FIGS. 1a and 1b, a printed circuit board A including a microprocessor (CPU) is housed in a shield case B, and external circuits such as external launches are
The connection was made through a through-type filter D.
しかしながら、上記従来例のように、ソールドケースB
を用いると価格が高くなるとともに、重量も重くなる欠
点があった。また、データライン等にフィルタDが挿入
されるため、データの伝送が遅くなる等の欠点があった
。However, as in the above conventional example, sold case B
The disadvantage of using this is that it is both expensive and heavy. Furthermore, since the filter D is inserted into the data line, etc., there are drawbacks such as slow data transmission.
本発明は上記従来の欠点を除去するものであり、以下に
本発明の一実施例について説明する。The present invention eliminates the above-mentioned conventional drawbacks, and one embodiment of the present invention will be described below.
本実施例は、発振器と歪率計とを組合せだ歪率測定装置
であり、周波数の設定、レベルの設定。This embodiment is a distortion measurement device that combines an oscillator and a distortion meter, and is capable of setting frequencies and levels.
歪率測定、S/N測定等をマイクロコンビーータで制御
するものである。Distortion rate measurement, S/N measurement, etc. are controlled by a microconbeater.
第2図において、1は入力処理回路であり、この入力処
理回路1には、周波数設定、レベル設定。In FIG. 2, 1 is an input processing circuit, and this input processing circuit 1 has frequency settings and level settings.
S/N測定、歪率測定用の入力信号が入力され、この入
力信号に基き入力コードがつくられるとともに、入力処
理回路1内のゲート回路でスタートパルスがつくうれる
。2はD型フリップフロップ(D−FF)であり、上記
入力処理回路1より出力されたスタートパルスは、D−
FF2のクロック端子(CK)に印カ目され、このスタ
ートパルスの立上りのタイミングでQ出力は低レベルか
ら高レベルに変化する。3はクロック発生回路であり、
このクロック発生回路3はD−FF2のQ出力が高レベ
ルになると動作してクロックを発生する。Input signals for S/N measurement and distortion rate measurement are input, and an input code is created based on this input signal, and a start pulse is created by a gate circuit in the input processing circuit 1. 2 is a D-type flip-flop (D-FF), and the start pulse output from the input processing circuit 1 is D-FF.
A mark is placed on the clock terminal (CK) of FF2, and the Q output changes from a low level to a high level at the timing of the rise of this start pulse. 3 is a clock generation circuit;
This clock generation circuit 3 operates to generate a clock when the Q output of the D-FF 2 becomes high level.
4はマイクロプロセッサ(例えばインテル8085)(
CPU)であり、」−記クロック発生回路3より出力さ
れるクロックがCPU4に入力される。5はカウンタで
あり、このカウンタ6はクロック発生回路3から出力さ
れるクロックを81数し、所定計数した際に、出力端子
6a、5bを低レベルから高レベルに変化する。出力端
子5aの出力はCPU4のリセット端子に剛力口される
。CPU4(/i:出力端子5aの出力が高レベルにな
るとセットされる。6け誤動作防止回路であり、この誤
動作防止回路6は、CPU4とメモリ7、Iloを結ぶ
制御ライン8に挿入されている。カウンタ5の出力端子
5bが高レベルになると、CPU4から出力される制御
信号が制御ライン8を介してメモリ7、Ilo等に印加
される。すなわち、クロック発生回路3が動作を開始し
所定数のクロックがa1数されるとメモリ7、工/○等
が実行状態になるものである。9は出力選択ボートであ
り、この出力選択ポート9はCPU4より出力されて一
タノくス1oを介して入力される命令によりランチを選
択する。また、出力選択ボート9は、CPU4からのプ
ログラム終了信号に基きライン11にリセットパルスを
出力する。このリセットパルスは入力処理回路1、D−
FF2に印加される。12はアドレスバスである。4 is a microprocessor (e.g. Intel 8085) (
The clock output from the clock generation circuit 3 is input to the CPU 4. 5 is a counter, and this counter 6 counts 81 clocks output from the clock generation circuit 3, and changes the output terminals 6a and 5b from a low level to a high level when a predetermined count is completed. The output of the output terminal 5a is sent to the reset terminal of the CPU 4. CPU4 (/i: Set when the output of output terminal 5a becomes high level. This is a 6-digit malfunction prevention circuit. This malfunction prevention circuit 6 is inserted in the control line 8 connecting the CPU 4, memory 7, and Ilo. When the output terminal 5b of the counter 5 becomes high level, a control signal outputted from the CPU 4 is applied to the memory 7, Ilo, etc. via the control line 8. That is, the clock generation circuit 3 starts operating and a predetermined number of clocks are output. When the clock of A1 is counted, the memory 7, work/○, etc. are put into the execution state.9 is an output selection port, and this output selection port 9 is outputted from the CPU 4 and sent through the one-way node 1o. The output selection board 9 outputs a reset pulse to the line 11 based on the program end signal from the CPU 4. This reset pulse is sent to the input processing circuit 1, D-
Applied to FF2. 12 is an address bus.
次に本実施例の動作について説明する。第2図において
、入力処理回路1に入力信号が印加されると、入力信号
に応じた入力コードが設定されるとともに、スタートパ
ルスを発生する。D−FF2にスタートパルスが印加さ
れると、Q出力が高レベルとなり、クロyり発生回路3
が動作を開始し、クロックがCPU4、カウンタ6に入
力される。カウンタ5で所定のりOyり数が計数される
と、CPU4がセットされるとともに、誤動作防止回路
6が動作し、CPU4から出力される制御信号が制御ラ
イン8を介してメモリ7、Ilo等に入力され、メモリ
7、Ilo等が実行可能状態となる。Next, the operation of this embodiment will be explained. In FIG. 2, when an input signal is applied to the input processing circuit 1, an input code corresponding to the input signal is set and a start pulse is generated. When a start pulse is applied to D-FF2, the Q output becomes high level and the blackout generation circuit 3
starts operating, and the clock is input to the CPU 4 and counter 6. When the counter 5 counts a predetermined number, the CPU 4 is set, the malfunction prevention circuit 6 operates, and the control signal output from the CPU 4 is input to the memory 7, Ilo, etc. via the control line 8. The memory 7, Ilo, etc. become executable.
以−4二の動作によりCPU4は実行可能となり、以後
第3図に示す処理フローに従って実行される。The CPU 4 becomes executable through the following operations, and the process is thereafter executed according to the processing flow shown in FIG.
第3図において、ステップ30においてイニシャルチェ
ックが行なわれ、次にステップ31において入力処理回
路1で設定された入力コードがデータバス1oを介して
CPU4に取込捷れる。次にステップ32において入力
コードが判定され、各入力コードに応じて、レベル測定
処理33、歪率測定処理34、周波数設定処理35が実
行される。ステップ36は周波数設定を連続して実行す
るか盃かを判定するステップである。上記処理が終了す
るとステップ37において処理結果がラッチされる。こ
のステップ37が終了すると、CPU4よりプログラム
終了信号が出力され、出力選択ポート9よりリセットパ
ルスが出力され(ステップ38)、このリセットパルス
がD−FF2に印加され、D−FF2はりセットされ、
クロック発生回路3は停止する。In FIG. 3, an initial check is performed in step 30, and then in step 31 the input code set in the input processing circuit 1 is taken into the CPU 4 via the data bus 1o. Next, in step 32, the input code is determined, and a level measurement process 33, a distortion rate measurement process 34, and a frequency setting process 35 are executed according to each input code. Step 36 is a step for determining whether frequency setting is to be performed continuously or continuously. When the above processing is completed, the processing result is latched in step 37. When this step 37 is completed, a program end signal is output from the CPU 4, a reset pulse is output from the output selection port 9 (step 38), this reset pulse is applied to the D-FF2, and the D-FF2 beam is set.
Clock generation circuit 3 stops.
このように、本実施例では、歪率測定のだめの発振器、
歪率計の設定動作時のみ、クロック発生回路3を動作さ
せるのみであり、実際の歪率測定時にはクロック発生回
路3は動作しないため、クロックノイズとなることはな
いものである0本発明は上記のような構成であり、マイ
クロコンビーータが必要な処理を行う時のみクロックを
発生するため、クロックによる不要輻射が生じる時間を
短く(前記実施例の場合約10 m sec )するこ
とができ、高価なシールドケースを用いることなく容易
に不要輻射による悪影響を防止できるものである3つIn this way, in this embodiment, the oscillator used for distortion rate measurement,
Since the clock generation circuit 3 is only operated during the setting operation of the distortion meter, and the clock generation circuit 3 is not operated during actual distortion measurement, there is no clock noise. With this configuration, the clock is generated only when the microconbeater performs necessary processing, so the time during which unnecessary radiation occurs due to the clock can be shortened (approximately 10 msec in the case of the above embodiment). Three things that can easily prevent the negative effects of unnecessary radiation without using an expensive shield case.
第1図a、bは従来のマイクロプロセッサ制御装置のブ
ロック図および斜視図、第2図は本発明の一実施例にお
けるマイクロプロセッサ制御装置のブロック図、第3図
は同装置における処理フローを示す図である。
1・・・・・・入力処理回路、2・・・・・・D型フリ
ノグフロップ(G−FF)、3・・・・・・クロック発
生回路、4・・・・・マイクロプロセッサ(CPU )
、5・・・・・・カウンタ、6・・・・・・誤動作防止
回路、7・・・・・・メモリ、8・・・・・制御ライン
、9・・・・・・出力選択ポート、10・・・・・・デ
ータバス、11・・・・・・ライン、12・・・・・・
アドレスバス。
第3図1a and 1b are block diagrams and perspective views of a conventional microprocessor control device, FIG. 2 is a block diagram of a microprocessor control device according to an embodiment of the present invention, and FIG. 3 is a processing flow in the same device. It is a diagram. 1... Input processing circuit, 2... D-type flynog flop (G-FF), 3... Clock generation circuit, 4... Microprocessor (CPU )
, 5... Counter, 6... Malfunction prevention circuit, 7... Memory, 8... Control line, 9... Output selection port, 10...Data bus, 11...Line, 12...
address bus. Figure 3
Claims (1)
記スタートパルスによってクロック発生回路を動作させ
るり、ロック制御手段と、上記クロック発生回路よシ出
力されるクロックに応じて所定の処理を実行するマイク
ロプロセッサと、所定の処理が終了した際に上記マイク
ロプロセッサよシ出力される停止命令に基きリセットパ
ルスを発生する手段とを有し、上記リセットパルスを上
記クロック制御手段に印加し上記クロック発生回路を停
止させることを特徴とするマイクロプロセッサ制御装置
。means for generating a start pulse when an input signal is applied; a microprocessor for operating a clock generation circuit by the start pulse; a lock control means; and a microprocessor for executing predetermined processing in response to a clock output from the clock generation circuit. and means for generating a reset pulse based on a stop command output by the microprocessor when a predetermined process is completed, and applying the reset pulse to the clock control means to stop the clock generation circuit. A microprocessor control device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57117204A JPS598009A (en) | 1982-07-06 | 1982-07-06 | Microprocessor controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57117204A JPS598009A (en) | 1982-07-06 | 1982-07-06 | Microprocessor controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS598009A true JPS598009A (en) | 1984-01-17 |
JPH0312723B2 JPH0312723B2 (en) | 1991-02-20 |
Family
ID=14705959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57117204A Granted JPS598009A (en) | 1982-07-06 | 1982-07-06 | Microprocessor controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS598009A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6231403A (en) * | 1985-07-31 | 1987-02-10 | Noritsu Co Ltd | Controller |
JPS6284834U (en) * | 1985-11-18 | 1987-05-30 | ||
EP1363250A1 (en) | 2002-04-30 | 2003-11-19 | International Currency Technologies Corporation | Magnetic verification system for bill acceptor |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS5531400U (en) * | 1978-08-22 | 1980-02-29 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5349900A (en) * | 1976-10-19 | 1978-05-06 | Tech Res & Dev Inst Of Japan Def Agency | Delaying device for firearms |
-
1982
- 1982-07-06 JP JP57117204A patent/JPS598009A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5531400U (en) * | 1978-08-22 | 1980-02-29 |
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JPH0418042Y2 (en) * | 1985-11-18 | 1992-04-22 | ||
EP1363250A1 (en) | 2002-04-30 | 2003-11-19 | International Currency Technologies Corporation | Magnetic verification system for bill acceptor |
Also Published As
Publication number | Publication date |
---|---|
JPH0312723B2 (en) | 1991-02-20 |
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