JP2953713B2 - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JP2953713B2
JP2953713B2 JP1260483A JP26048389A JP2953713B2 JP 2953713 B2 JP2953713 B2 JP 2953713B2 JP 1260483 A JP1260483 A JP 1260483A JP 26048389 A JP26048389 A JP 26048389A JP 2953713 B2 JP2953713 B2 JP 2953713B2
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逸朗 谷吉
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    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318522Test of Sequential circuits
    • G01R31/318527Test of counters

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に、カウンタの試
験回路を備えて構成される半導体集積回路に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit including a test circuit for a counter.

〔従来の技術〕[Conventional technology]

一般に、半導体集積回路においては、その構成要素と
してカウンタが多く使用されており、しかも半導体集積
回路が大規模化するに伴い、カウント数の大きいカウン
タが使用されることがある。そのために、カウンタ自体
の機能確認を行う試験回路が必要となり、その試験回路
を、当該半導体集積回路の内部に挿入して設けているの
が普通となっている。この場合、カウント数の大きいカ
ウンタほど全機能の確認のためには膨大なテストパタン
が必要となるため、このテストパタンを短くするため
に、カウント数の大きいカウンタを、カウント数の小さ
いカウンタに分割して機能試験を行なっている。
Generally, in a semiconductor integrated circuit, a counter is often used as a component thereof, and in addition, as the size of the semiconductor integrated circuit increases, a counter having a large count may be used. Therefore, a test circuit for confirming the function of the counter itself is required, and the test circuit is usually inserted and provided inside the semiconductor integrated circuit. In this case, the larger the counter, the larger the number of test patterns required to confirm all functions.To shorten this test pattern, the large-count counter is divided into small-count counters. And perform functional tests.

第3図に示されるのは、従来の半導体集積回路の一例
を示すブロック図で、カウンタ9は、カウンタ10〜13
と、OR回路15〜17を含む試験回路14と、を備えて構成さ
れる。
FIG. 3 is a block diagram showing an example of a conventional semiconductor integrated circuit.
And a test circuit 14 including OR circuits 15 to 17.

第3図において、カウンタ9の機能試験を行う際に
は、クロック信号104の入力に対応して、カウンタ9内
に含まれるカウント数の少ないカウンタ10〜13を分離す
るように、これらの各カウンタにおけるキャリィ信号の
入力側に、それぞれのカウンタの前段カウンタのキャリ
ィ信号の出力と、外部から入力される制御信号105との
論理和をとるOR回路15〜17の相対応する出力を入力し、
制御信号105を切替えて機能試験を行っている。
In FIG. 3, when the function test of the counter 9 is performed, each of these counters 10 to 13 included in the counter 9 with a small number of counts is separated in accordance with the input of the clock signal 104. On the input side of the carry signal at, input the corresponding outputs of the OR circuits 15 to 17 that take the logical sum of the output of the carry signal of the previous stage counter of each counter and the control signal 105 input from the outside,
The function test is performed by switching the control signal 105.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述した従来の半導体集積回路においては、カウンタ
の試験回路としては、カウンタをカウント数の小さいカ
ウンタに分割してそれぞれ個便に機能試験を行なってい
るが、この方法においては、分割前のカウンタの本来の
機能の確認ができないという欠点がある。
In the above-described conventional semiconductor integrated circuit, as a test circuit of the counter, the counter is divided into small counters and the function test is performed individually, but in this method, the counter before the division is divided. There is a disadvantage that the original function cannot be confirmed.

〔課題を解決するための手段〕[Means for solving the problem]

本発明の半導体集積回路は、カウンタと、外部から入
力される二値の制御信号に応じて前記カウンタの機能試
験を行う試験回路とを少なくとも有し、前記試験回路
は、前記制御信号が一方の状態にあるとき外部からのク
ロック信号の入力に応じて発振を開始して前記クロック
信号より周波数の高いパルス信号を出力するマルチバイ
ブレータと、前記カウンタのカウント数が任意の所定数
に達したとき前記マルチバイブレータの発振を停止させ
る手段と、前記制御信号が前記一方の状態のとき前記マ
ルチバイブレータの出力するパルス信号を選択し、前記
制御信号が他方の状態のとき前記外部からのクロック信
号を選択して前記カウンタのクロック端子へ入力する手
段とを含んでなることを特徴とする。
The semiconductor integrated circuit of the present invention has at least a counter and a test circuit that performs a function test of the counter in response to a binary control signal input from the outside. A multivibrator that starts oscillating in response to an input of a clock signal from the outside when in a state and outputs a pulse signal having a frequency higher than that of the clock signal; and a multivibrator when the count number of the counter reaches an arbitrary predetermined number. Means for stopping oscillation of the multivibrator, selecting a pulse signal output from the multivibrator when the control signal is in one state, and selecting an external clock signal when the control signal is in the other state. Means for inputting to the clock terminal of the counter.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。第1
図は、本発明の一実施例のブロック図である。第1図に
示されるように、本実施例は、セレクタ2およびマルチ
バイブレータ3を含む試験回路1と、カウンタ5〜8を
含むカウンタ4と、を備えて構成される。
Next, the present invention will be described with reference to the drawings. First
The figure is a block diagram of one embodiment of the present invention. As shown in FIG. 1, the present embodiment includes a test circuit 1 including a selector 2 and a multivibrator 3, and a counter 4 including counters 5 to 8.

第1図において、制御信号102による切替制御によ
り、セレクタ2は通常入力の状態と、試験入力の状態と
に切替えられる。試験入力時においては、クロック信号
101によりマルチバイブレータ3が動作し、その出力信
号がセレクタ2を経由して、カウンタ4に含まれるカウ
ンタ5〜8の各クロック端子に供給される。
In FIG. 1, the selector 2 is switched between a normal input state and a test input state by switching control by a control signal 102. At the time of test input, the clock signal
The multivibrator 3 is operated by 101, and its output signal is supplied to each clock terminal of the counters 5 to 8 included in the counter 4 via the selector 2.

この場合におけるマルチバイブレータ3は、第2図
(a),(b),(c)に示されるように、制御信号10
2がハイレベルのとき、最初に入力されたクロック信号1
01のロウレベルからハイレベルへの変化に応じて発振を
開始し、クロック信号より周波数の高いパルス信号103
を出力する。そのマルチバイブレータの出力パルス信号
103は、カウンタ5〜8のクロック端子に入力されて、
これらの各カウンタのキャリィ信号が出力されるまで、
任意の数だけパルスが継続され、カウンタ4においてカ
ウントされる。本実施例の場合においては、カウンタ4
の機能試験において、カウンタ4を分割することなく短
時間にて試験を行うことができ、且つ設計された機能の
確認が容易に実施される。なお、本実施例におけるよう
に、キャリィ信号を用いるのではなく、所定のデコーダ
をマルチバイブレータ3とカウンタ4の出力側に挿入す
ることによっても、同様に、カウンタ4を分割すること
なく短時間にて試験を行うことが可能である。
In this case, the multivibrator 3 controls the control signal 10 as shown in FIGS. 2 (a), 2 (b) and 2 (c).
When 2 is high, the first input clock signal 1
Oscillation starts in response to the change from low level to high level of 01, and the pulse signal 103 having a higher frequency than the clock signal
Is output. The output pulse signal of the multivibrator
103 is input to the clock terminals of the counters 5 to 8,
Until the carry signal of each of these counters is output,
An arbitrary number of pulses are continued and counted in the counter 4. In the case of the present embodiment, the counter 4
In the function test, the test can be performed in a short time without dividing the counter 4 and the designed function can be easily confirmed. It is to be noted that, instead of using the carry signal as in the present embodiment, a predetermined decoder is inserted into the output side of the multivibrator 3 and the output of the counter 4 in a short time without dividing the counter 4. It is possible to conduct tests.

尚、本発明に係る半導体集積回路においては、制御信
号102をロウレベルにしてカウンタ4にクロック信号101
を入力する、いわゆる通常入力の状態のときは、マルチ
バイブレータ3は発振を停止している。従って、通常入
力のときの消費電力には変わりがない。
In the semiconductor integrated circuit according to the present invention, the control signal 102 is set to the low level and the clock signal 101 is supplied to the counter 4.
, The so-called normal input state, the multivibrator 3 has stopped oscillating. Therefore, there is no change in power consumption at the time of normal input.

〔発明の効果〕〔The invention's effect〕

以上、詳細に説明したように、本発明は、半導体集積
回路のカウンタの試験回路にマルチバイブレータを内蔵
させることにより、カウンタの試験時に、カウンタの本
来の性能を変更することなく、カウンタの機能を、短時
間において容易に確認することができるという効果があ
る。
As described above in detail, according to the present invention, by incorporating a multivibrator in a test circuit of a counter of a semiconductor integrated circuit, the function of the counter can be changed without changing the original performance of the counter during the test of the counter. There is an effect that it can be easily confirmed in a short time.

しかも、カウンタがクロック信号によって動作する通
常入力のときの消費電力には、変わりがない。
In addition, there is no change in power consumption when the counter operates at a normal input by a clock signal.

【図面の簡単な説明】[Brief description of the drawings]

第1図は、本発明の一実施例のブロック図、第2図
(a),(b)および(c)は、前記一実施例における
主要信号のタイミング図、第3図は従来の半導体集積回
路の一例のブロック図である。 図において、1,14,……試験回路、2……セレクタ、3
……マルチバイブレータ、4〜8,9〜13……カウンタ、1
5〜17……OR回路。
FIG. 1 is a block diagram of one embodiment of the present invention, FIGS. 2 (a), (b) and (c) are timing diagrams of main signals in the embodiment, and FIG. 3 is a conventional semiconductor integrated circuit. It is a block diagram of an example of a circuit. In the figure, 1, 14,..., A test circuit, 2,.
...... Multivibrator, 4 ~ 8, 9 ~ 13 ... Counter, 1
5 to 17 ... OR circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】カウンタと、外部から入力される二値の制
御信号に応じて前記カウンタの機能試験を行う試験回路
とを少なくとも有し、 前記試験回路は、前記制御信号が一方の状態にあるとき
外部からのクロック信号の入力に応じて発振を開始して
前記クロック信号より周波数の高いパルス信号を出力す
るマルチバイブレータと、 前記カウンタのカウント数が任意の所定数に達したとき
前記マルチバイブレータの発振を停止させる手段と、 前記制御信号が前記一方の状態のとき前記マルチバイブ
レータの出力するパルス信号を選択し、前記制御信号が
他方の状態のとき前記外部からのクロック信号を選択し
て前記カウンタのクロック端子へ入力する手段とを含ん
でなることを特徴とする半導体集積回路。
1. A test circuit comprising: a counter; and a test circuit for performing a function test of the counter in response to a binary control signal input from the outside, wherein the test circuit has one of the control signals. A multivibrator that starts oscillating in response to an external clock signal input and outputs a pulse signal having a higher frequency than the clock signal; and a multivibrator when the count number of the counter reaches an arbitrary predetermined number. Means for stopping oscillation; selecting the pulse signal output from the multivibrator when the control signal is in one state; selecting the external clock signal when the control signal is in the other state; Means for inputting to a clock terminal of the semiconductor integrated circuit.
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