JPS5977732A - ステレオ復調回路 - Google Patents
ステレオ復調回路Info
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- JPS5977732A JPS5977732A JP16169683A JP16169683A JPS5977732A JP S5977732 A JPS5977732 A JP S5977732A JP 16169683 A JP16169683 A JP 16169683A JP 16169683 A JP16169683 A JP 16169683A JP S5977732 A JPS5977732 A JP S5977732A
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- JP
- Japan
- Prior art keywords
- signal
- switching means
- stereo
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/22—Homodyne or synchrodyne circuits
- H03D1/2209—Decoders for simultaneous demodulation and decoding of signals composed of a sum-signal and a suppressed carrier, amplitude modulated by a difference signal, e.g. stereocoders
- H03D1/2227—Decoders for simultaneous demodulation and decoding of signals composed of a sum-signal and a suppressed carrier, amplitude modulated by a difference signal, e.g. stereocoders using switches for the decoding
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stereo-Broadcasting Methods (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はステレオ復調回路に関し、特にＦＭマルチプレ
ックス（Ｍ Ｐ Ｘ）ステレオ復調回路に関する。
ックス（Ｍ Ｐ Ｘ）ステレオ復調回路に関する。
ＦＭ−ＭＰＸステレオ復調回路としては差動増幅器よシ
なるダブルバランス型の復調回路が使用されている。か
＼る復調回路においては、差動増幅器を２段縦続接続し
た構成であるから電源利用率が悪くダイナミックレンジ
が広くとれないはかシか、各段の差動トランジスタによ
る信号の歪が重畳されるから低歪率化が困隷であるとい
う欠点がある。更には差動トランジスタの不平衡に起因
する歪の発生があシ、また左右チャンネル信号のレベル
差が生ずることにもなシ好ましくない。
なるダブルバランス型の復調回路が使用されている。か
＼る復調回路においては、差動増幅器を２段縦続接続し
た構成であるから電源利用率が悪くダイナミックレンジ
が広くとれないはかシか、各段の差動トランジスタによ
る信号の歪が重畳されるから低歪率化が困隷であるとい
う欠点がある。更には差動トランジスタの不平衡に起因
する歪の発生があシ、また左右チャンネル信号のレベル
差が生ずることにもなシ好ましくない。
更にはまた、選局時におけるミューティング動作のため
には、ダブルバランス型復調回路の後段に特別にミュー
ティング回路を付加しなければならない問題等がある。
には、ダブルバランス型復調回路の後段に特別にミュー
ティング回路を付加しなければならない問題等がある。
か＼るダブルバランス型ステレオ復調回路に起因する上
記の各欠点を排除すべく、チョッパー型スイッチング回
路を用いて左右チャンネル情報の分離を行うスイッチン
グ型復調回路もあるが、スイッチングパルスすなわち副
搬送波のリークが出力端に現出してＳ／Ｎの劣化を招来
する欠点があシ、また、モノラルとステレオ時との出力
信号・レベルが一定にならないという欠点もある。
記の各欠点を排除すべく、チョッパー型スイッチング回
路を用いて左右チャンネル情報の分離を行うスイッチン
グ型復調回路もあるが、スイッチングパルスすなわち副
搬送波のリークが出力端に現出してＳ／Ｎの劣化を招来
する欠点があシ、また、モノラルとステレオ時との出力
信号・レベルが一定にならないという欠点もある。
従って本発明の目的は上述のダブルバランス型復調回路
に起因するダイナミックレンジの低下、歪率の増大、ミ
ューティング回路の付加等の欠点を排除し、更にはＳ／
Ｈの向上を図シかつステレオ・モノラルの各動作時に出
力信号のレベルを一定としうるＭＰＸステレオ復調回路
を提供することにある。
に起因するダイナミックレンジの低下、歪率の増大、ミ
ューティング回路の付加等の欠点を排除し、更にはＳ／
Ｈの向上を図シかつステレオ・モノラルの各動作時に出
力信号のレベルを一定としうるＭＰＸステレオ復調回路
を提供することにある。
以下本発明につき添付図面を用いて説明する。
第１図は本発明の実施例を示す回路図である。
フロントエンド（図示しない）からの中間周波信号はＩ
Ｆアンプ１により増幅されてリミッタ２によシ振幅制限
を受ける。しかる後にＦＭ検波器３においてＦＭ検波さ
れて、いわゆるコンポジット（複合）信号が得られる。
Ｆアンプ１により増幅されてリミッタ２によシ振幅制限
を受ける。しかる後にＦＭ検波器３においてＦＭ検波さ
れて、いわゆるコンポジット（複合）信号が得られる。
このコンポジット信号はＬチャンネルとＲチャンネルと
の和信号である主信号と、ＬチャンネルとＲチャンネル
との差信号によシ副搬送波信号（３８ＫＨｚ）が振幅変
調された副信号と、更にはパイロット信号（１９ＫＨｚ
） とを含んでいる。か＼るコンポジット信号は次段
のＭＰＸ復調回路部によシ復調されてＬ及びＲ信号にそ
れぞれ分離される。
の和信号である主信号と、ＬチャンネルとＲチャンネル
との差信号によシ副搬送波信号（３８ＫＨｚ）が振幅変
調された副信号と、更にはパイロット信号（１９ＫＨｚ
） とを含んでいる。か＼るコンポジット信号は次段
のＭＰＸ復調回路部によシ復調されてＬ及びＲ信号にそ
れぞれ分離される。
本発明の復調回路においては、コンポジット信号は演算
増幅器ＯＰｇよシなるバッファ回路へ入力される。当該
増幅器ＯＰｇはその逆相入力と出力端とが短絡され、そ
の正相入力に入力信号が印加されると共に基準電圧Ｅｏ
が抵抗＆詮介して印加されたいわゆるボルテージホロワ
回路となっておシ、従って、その出力端には基準の直流
電圧島にコンポジット入゛力信号が重畳された信号が導
出されることになる。
増幅器ＯＰｇよシなるバッファ回路へ入力される。当該
増幅器ＯＰｇはその逆相入力と出力端とが短絡され、そ
の正相入力に入力信号が印加されると共に基準電圧Ｅｏ
が抵抗＆詮介して印加されたいわゆるボルテージホロワ
回路となっておシ、従って、その出力端には基準の直流
電圧島にコンポジット入゛力信号が重畳された信号が導
出されることになる。
この演算増幅器ＯＢＩの出力Ｍと、帰還抵抗Ｒａ。
を有する演算増幅器ＯＰ１の逆相入力Ｎとの間には第１
のスイッチング手段３０が設けられておシ、また同様に
演算増幅器ＯＰｓの出力Ｍと、帰還抵抗Ｒ１宣を有する
演算増幅器ＯＰ２の逆相入力Ｙとの間には第２のスイッ
チング手段４０が設けられている。各増幅器Ｏｐ、、
０１１％の正相入力にはそれぞれ抵抗ＲｘＢ ｐ ＲＢ
ｚを介して基準電圧ムが印加されている。
のスイッチング手段３０が設けられておシ、また同様に
演算増幅器ＯＰｓの出力Ｍと、帰還抵抗Ｒ１宣を有する
演算増幅器ＯＰ２の逆相入力Ｙとの間には第２のスイッ
チング手段４０が設けられている。各増幅器Ｏｐ、、
０１１％の正相入力にはそれぞれ抵抗ＲｘＢ ｐ ＲＢ
ｚを介して基準電圧ムが印加されている。
笛１のスイッチング手段３０について詳述すれば、出力
Ｍと入力Ｎとの間には互込に並列接続された抵抗素子よ
シなる第１及び第２の伝送路が形成されておシ、第１の
伝送路は６′ｒ、１の抵抗Ｒ１と第２の抵抗Ｒ１との直
列接続回路となっておシ、第２の伝送路は第３及び第４
の抵抗烏及び凡の直列接続回路となっている。抵抗＆と
＆との接続点と基準電圧＆ラインとの間には第１のスイ
ッチ素子であるトランジスタＱ１が、また抵抗烏と＆と
の接続点と基準電圧Ｅｏライ／との間には第２のスイッ
チ素子であるトランジスタりが設けられている。
Ｍと入力Ｎとの間には互込に並列接続された抵抗素子よ
シなる第１及び第２の伝送路が形成されておシ、第１の
伝送路は６′ｒ、１の抵抗Ｒ１と第２の抵抗Ｒ１との直
列接続回路となっておシ、第２の伝送路は第３及び第４
の抵抗烏及び凡の直列接続回路となっている。抵抗＆と
＆との接続点と基準電圧＆ラインとの間には第１のスイ
ッチ素子であるトランジスタＱ１が、また抵抗烏と＆と
の接続点と基準電圧Ｅｏライ／との間には第２のスイッ
チ素子であるトランジスタりが設けられている。
また、演算増幅器ＯＰ４よシなるボルテージホロワ回路
が設けられてその出力端には基準電圧ムが出力されてお
シ、この基準電圧ムラインと先の入力端Ｎとの間には抵
抗素子よシなる第１及び第２の抵抗路が並列に設けられ
ている。すなわち第１の抵抗路は第５及び第６の抵抗−
２Ｒ６の直列接続回路よ構成シ、第２の抵抗路は第７及
び第８の抵抗ＲｑｔＲｔの直列接続回路よシなる。抵抗
烏とＲ６の接続点と基準電圧ＥＯラインとの間には第３
のスイッチ素子であるトランジスタもが、また抵抗Ｒ７
と石との接続点と基準電圧＆ラインとの間には第４のス
イッチ素子であるトランジスタｑがそれぞれ設けられて
いる。そしてこれ等トランジスタＱ！〜Ｑ４を適当な制
御信号（ａ）〜（ｄ）をそれぞれベース抵抗Ｒ１く−を
介して各ベースに印加することによシ制御される。
が設けられてその出力端には基準電圧ムが出力されてお
シ、この基準電圧ムラインと先の入力端Ｎとの間には抵
抗素子よシなる第１及び第２の抵抗路が並列に設けられ
ている。すなわち第１の抵抗路は第５及び第６の抵抗−
２Ｒ６の直列接続回路よ構成シ、第２の抵抗路は第７及
び第８の抵抗ＲｑｔＲｔの直列接続回路よシなる。抵抗
烏とＲ６の接続点と基準電圧ＥＯラインとの間には第３
のスイッチ素子であるトランジスタもが、また抵抗Ｒ７
と石との接続点と基準電圧＆ラインとの間には第４のス
イッチ素子であるトランジスタｑがそれぞれ設けられて
いる。そしてこれ等トランジスタＱ！〜Ｑ４を適当な制
御信号（ａ）〜（ｄ）をそれぞれベース抵抗Ｒ１く−を
介して各ベースに印加することによシ制御される。
第２のスイッチング手段４０も第１のスイッチング手段
３０の前述した回路構成と全く同様な構成となっておシ
、スイッチ素子としてのトランジスタＱ□１〜Ｑ１＋を
適当な制御信号（ｅ）〜（６）ををそれぞれベース抵抗
ＲａｔＩ Ｎｆｌｙ官を介して各ベースに印加して制御
することになる。
３０の前述した回路構成と全く同様な構成となっておシ
、スイッチ素子としてのトランジスタＱ□１〜Ｑ１＋を
適当な制御信号（ｅ）〜（６）ををそれぞれベース抵抗
ＲａｔＩ Ｎｆｌｙ官を介して各ベースに印加して制御
することになる。
各トランジスタをオンオフ制御するための制御信号発生
回路２０が設けられている。すなわちコンポジット信号
からパイロット信号が検出回路５によシ検出される。こ
の１９ＫＨｚのパイロット信号は逓倍されて側転送信号
と位相が一致した３８ＫＨ２信号Ａとそれの逆相信号Ｂ
とが３８ＫＨｚ発生回路６により得られる。検出回路５
においては例えばパイロット信号が存在しない場合すな
わちモノラル信号受信時には高レベルの信号Ｃと低レベ
ルの信号りとを出力するように構成されている。更にＩ
Ｆアンプ１の信号を検出してミュート制御信号を発生、
するミュート制御信号発生回路７が設けられ、高レベル
及び低レベルのミュート制御信号Ｅ及びＦが出力される
。これら信号Ｅ、 ＦはＬ周動作時にＩＦ倍信号無信号
になることを検出することによシそれぞれ同時に発生さ
れる。
回路２０が設けられている。すなわちコンポジット信号
からパイロット信号が検出回路５によシ検出される。こ
の１９ＫＨｚのパイロット信号は逓倍されて側転送信号
と位相が一致した３８ＫＨ２信号Ａとそれの逆相信号Ｂ
とが３８ＫＨｚ発生回路６により得られる。検出回路５
においては例えばパイロット信号が存在しない場合すな
わちモノラル信号受信時には高レベルの信号Ｃと低レベ
ルの信号りとを出力するように構成されている。更にＩ
Ｆアンプ１の信号を検出してミュート制御信号を発生、
するミュート制御信号発生回路７が設けられ、高レベル
及び低レベルのミュート制御信号Ｅ及びＦが出力される
。これら信号Ｅ、 ＦはＬ周動作時にＩＦ倍信号無信号
になることを検出することによシそれぞれ同時に発生さ
れる。
か＼る構成において、ステレオ動作時を考察するに、ト
ランジスタＱ＊＝Ｑｘ及びトランジスタＱ１ｓ及びＱ１
４の各ベースには３８ＫＨ２信号発生回路６の３８ＫＨ
ｚと同相出力Ａが、またトランジスタＱｓ、（４及びト
ランジスタＱ１□、Ｑ、２の各ベースには３８ＫＨ２と
逆相出力Ｂがそれぞれ印加されるものとすると（第２図
参照）、信号Ａが高レベルのときはトランジスタＱｔｙ
Ｑ２゜Ｑｔａ ｔ Ｑ１４がオンとなｐｌよって演算増
幅器Ｏｈの出力には３８ＫＩ（Ｚと同相の入力信号が現
われることにな）、とれはすなわちＬチャンネル信号と
なる。逆に信号Ｂが高レベルのときはトランジスタＱｔ
ｔｔ ｐ ’Ｑ１ｘ ｐ Ｑｓｙ Ｑａがオンとなシ、
よって演算増幅器ＯＰｌの出力には３８Ｋ）ＩＺと逆相
の入力信号が現われることになシ、これはすなわちＲチ
ャンネル信号となる。
ランジスタＱ＊＝Ｑｘ及びトランジスタＱ１ｓ及びＱ１
４の各ベースには３８ＫＨ２信号発生回路６の３８ＫＨ
ｚと同相出力Ａが、またトランジスタＱｓ、（４及びト
ランジスタＱ１□、Ｑ、２の各ベースには３８ＫＨ２と
逆相出力Ｂがそれぞれ印加されるものとすると（第２図
参照）、信号Ａが高レベルのときはトランジスタＱｔｙ
Ｑ２゜Ｑｔａ ｔ Ｑ１４がオンとなｐｌよって演算増
幅器Ｏｈの出力には３８ＫＩ（Ｚと同相の入力信号が現
われることにな）、とれはすなわちＬチャンネル信号と
なる。逆に信号Ｂが高レベルのときはトランジスタＱｔ
ｔｔ ｐ ’Ｑ１ｘ ｐ Ｑｓｙ Ｑａがオンとなシ、
よって演算増幅器ＯＰｌの出力には３８Ｋ）ＩＺと逆相
の入力信号が現われることになシ、これはすなわちＲチ
ャンネル信号となる。
こ＼で、スイッチング手段３０においてトランジスタＱ
８．Ｑ＆及び抵抗網烏〜Ｒ？を用いて、トランジスタＱ
ｘ−Ｑｚ及び抵抗ｆｉ′１３Ｒ１〜Ｒ番の回路と平衡接
続する構成としたのは、トランジスタのオン時に生ずる
コレクターエミッタ間電圧差が原因で発生する出力側の
直流バランスを防ぎ、もってスイッチング制御信号の出
力側へのリークを防止している。スイッチング手段４０
についても同様である。
８．Ｑ＆及び抵抗網烏〜Ｒ？を用いて、トランジスタＱ
ｘ−Ｑｚ及び抵抗ｆｉ′１３Ｒ１〜Ｒ番の回路と平衡接
続する構成としたのは、トランジスタのオン時に生ずる
コレクターエミッタ間電圧差が原因で発生する出力側の
直流バランスを防ぎ、もってスイッチング制御信号の出
力側へのリークを防止している。スイッチング手段４０
についても同様である。
次にモノラル信号受信時においては、制御信号発生回路
２０の１９ＫＩ（Ｚ検出回路５から高レベル信号Ｃ及び
低レベル信号りが発生される。
２０の１９ＫＩ（Ｚ検出回路５から高レベル信号Ｃ及び
低レベル信号りが発生される。
この高レベル信号ＣによシトランジスタＱｌ、Ｑ４ｐＱ
ｔｌ及びＱ□番をオンとし、また低レベル信号りによシ
トランジスタＱ”ｐ Ｑｍｐ Ｑｘｔ及びＱｔａをオフ
とする（第２図参照）、従って、演算増幅器ＯＰ８の出
力信号は抵抗＆及び＆を介して反転増幅器ＯＰ１に、ま
た抵抗Ｒ，ａ及び８１番を介して反転増幅器ＯＰ宜
にそれぞれ印加され、左右チャンネル出力端に同一の信
号が導出力される。
ｔｌ及びＱ□番をオンとし、また低レベル信号りによシ
トランジスタＱ”ｐ Ｑｍｐ Ｑｘｔ及びＱｔａをオフ
とする（第２図参照）、従って、演算増幅器ＯＰ８の出
力信号は抵抗＆及び＆を介して反転増幅器ＯＰ１に、ま
た抵抗Ｒ，ａ及び８１番を介して反転増幅器ＯＰ宜
にそれぞれ印加され、左右チャンネル出力端に同一の信
号が導出力される。
この場合の反転増幅器の利得を考えると、反ステレオ時
の各利得に＠＊、Ａｓ１ａは次式の如くなる。
の各利得に＠＊、Ａｓ１ａは次式の如くなる。
上記各式において、Ｒ１： Ｒｓｐ Ｒ唾＝ Ｒ４及び
Ｒ１１＝Ｒ＊ａ ｙ Ｒ１１＝Ｒ＊ａと選定すればＡｒ
ｒｌｓ−ＴＡ８ｘ 、Ａｍ＊＝４Ａ＆となる。こ＼でス
テレオ時にはトランジスタのスイッチング動作によシ復
調効率が５０チとなっているためにステレオ時とモノラ
ル時とのレベル差がなくなることになシ、特に演算増幅
器ＯＰ！、ＯＰａの各帰還抵抗ＲａｏとＲｓｔとを共に
等しく選定しかつＲｓ ＝ Ｒｓ ＝ Ｒｓ夏＝ Ｒ１
ｊ更には烏＝Ｒａ ＝ Ｒｕ ＝Ｒ＊ａと選ぶことによ
シ、反転増幅器の各利得は等しく左右レベルは均一とな
シうる。
Ｒ１１＝Ｒ＊ａ ｙ Ｒ１１＝Ｒ＊ａと選定すればＡｒ
ｒｌｓ−ＴＡ８ｘ 、Ａｍ＊＝４Ａ＆となる。こ＼でス
テレオ時にはトランジスタのスイッチング動作によシ復
調効率が５０チとなっているためにステレオ時とモノラ
ル時とのレベル差がなくなることになシ、特に演算増幅
器ＯＰ！、ＯＰａの各帰還抵抗ＲａｏとＲｓｔとを共に
等しく選定しかつＲｓ ＝ Ｒｓ ＝ Ｒｓ夏＝ Ｒ１
ｊ更には烏＝Ｒａ ＝ Ｒｕ ＝Ｒ＊ａと選ぶことによ
シ、反転増幅器の各利得は等しく左右レベルは均一とな
シうる。
更にＲｓ＝ Ｒｔ＝ Ｒｔ （＝ Ｒ４） ｐ Ｒ６＝
Ｒｙ＝ Ｒｔ （＝ Ｒａ）とし、同様にＲ，＋Ｉ＝
Ｒ１７＝Ｒｕ （＝ Ｒ１番） ｔ Ｒ１６＝Ｒ＋ｔ
＝Ｒ□１（＝Ｒ□３）とすること？二よシステレオ時に
おけるスイッチングトランジスタのオンオフによる前述
した出力側の直流レベルの変動が完全に抑えられ、キャ
リヤリークの防止の完全な動作が期待できる。
Ｒｙ＝ Ｒｔ （＝ Ｒａ）とし、同様にＲ，＋Ｉ＝
Ｒ１７＝Ｒｕ （＝ Ｒ１番） ｔ Ｒ１６＝Ｒ＋ｔ
＝Ｒ□１（＝Ｒ□３）とすること？二よシステレオ時に
おけるスイッチングトランジスタのオンオフによる前述
した出力側の直流レベルの変動が完全に抑えられ、キャ
リヤリークの防止の完全な動作が期待できる。
最後にミューティング動作時について考える。
例えば選局時にはＩＦアンプ１には受信信号は存在しな
くなるから、ミュート信号発生回路７がそれを検知して
、高レベルのミュート信号Ｅと低レベルのミュート信号
Ｆとを発生する。この高レベル信号Ｅによシトランジス
タＱｌ ｐ、 Ｑｌ ｔＱ１菫及びＱｌをオンとし、ｔ
た低レベル信号ＦによシトランジスタＱｓ −Ｃｈ −
Ｑｔａ及び９１番をオフとすることによルミュート動作
が可能となる。この場合、上述した如き各抵抗値の選定
を行なえば一ミュート動作切換え時に出力側の直流レベ
ルの変動がないのでいわゆるポツプ皆の発生もない良好
なミュート回路とな夛うる。
くなるから、ミュート信号発生回路７がそれを検知して
、高レベルのミュート信号Ｅと低レベルのミュート信号
Ｆとを発生する。この高レベル信号Ｅによシトランジス
タＱｌ ｐ、 Ｑｌ ｔＱ１菫及びＱｌをオンとし、ｔ
た低レベル信号ＦによシトランジスタＱｓ −Ｃｈ −
Ｑｔａ及び９１番をオフとすることによルミュート動作
が可能となる。この場合、上述した如き各抵抗値の選定
を行なえば一ミュート動作切換え時に出力側の直流レベ
ルの変動がないのでいわゆるポツプ皆の発生もない良好
なミュート回路とな夛うる。
以上詳述した如く本発明によればスイッチング手段３０
．４０においてスイッチング動作時にキャリヤリークが
発生せず、またモノラル時とステレオ時の信号レベルが
同一となシ、更にはミュート回路を特別に付加すること
もなく性能の良いミュート動作が可能となる。
．４０においてスイッチング動作時にキャリヤリークが
発生せず、またモノラル時とステレオ時の信号レベルが
同一となシ、更にはミュート回路を特別に付加すること
もなく性能の良いミュート動作が可能となる。
更にはまた、従来のダブルバランス凰Ｍ Ｐ Ｘ８ＦＡ
回路によシ生ずる歪率の増大、ダイナミックレンジの低
下等の欠点が除去できることになシよって高性能のステ
レオ復調回路が得られる
回路によシ生ずる歪率の増大、ダイナミックレンジの低
下等の欠点が除去できることになシよって高性能のステ
レオ復調回路が得られる
紀１図は本発朋の実施例のステレオ復調回路を含む受信
機のブロック図、第２図はめ１図におけるスイッチング
手段の制御信号波形を示す図である。 主要部分の符号の説明 、２０・・・・・・・・・制御信号発生回路３０．４０
・・・・・・・・・スイッチング手段ＯＰｔ ｐ ＯＰ
２・・・・・・・・・・・・演算増幅器ｑ”Ｑ４ｙ Ｑ
ｔｔ ９１番・・・・・・スイッチングトランジスタ
Ｒ１〜ＲＲ，：Ｒｔｌ〜Ｒａ８・・・・・・抵 抗特許
出願人 パイオニア株式会社
機のブロック図、第２図はめ１図におけるスイッチング
手段の制御信号波形を示す図である。 主要部分の符号の説明 、２０・・・・・・・・・制御信号発生回路３０．４０
・・・・・・・・・スイッチング手段ＯＰｔ ｐ ＯＰ
２・・・・・・・・・・・・演算増幅器ｑ”Ｑ４ｙ Ｑ
ｔｔ ９１番・・・・・・スイッチングトランジスタ
Ｒ１〜ＲＲ，：Ｒｔｌ〜Ｒａ８・・・・・・抵 抗特許
出願人 パイオニア株式会社
Claims (1)
- 第１及び第２チヤンネル情報じよシ変調された被変調信
号を含むステレオコンポジット信号を受けて前記第１及
び第２チヤンネル情報を分離するステレオ復調回路であ
って、前記ステレオコンポジット信号を所定基準電圧に
重畳して導出する重畳手段と、第１及び第２の増幅器と
、前記第１及び第２の増幅器の入力へ前記重畳手段の出
力を夫々印加制御する第１及び第２のスイッチング手段
と、前記第１及び第２のスイッチング手段の動作を制御
する制御手段とを具備し、前記第１及び第２のスイッチ
ング手段の各々は、前記重畳手段の出力と前記増幅器の
各入力との間において互いに並列に設けられ穴第１及び
第２抵抗路と、前記抵抗路の各々の中点と前記所定基準
電圧ラインとの間に夫々設けられた第１及び第２スイツ
チ素子と、前記増幅器の各入力と前記所定基準電圧ライ
ンとの間において互いに並列に設けられた第３及び第４
抵抗路と、前記第３及び第４抵抗路の各々の中点と前記
所定基準電圧ラインとの間に夫々設けられた第３及び第
４スイツチ素子とを有し、前記制御手段は、前記ステレ
オコンポジット信号に同期したサブキャリア信号に対す
る正相及び逆相信号を発生すると共に、前記ステレオパ
イロット信号非存在時には前記スイッチ素子をオン及び
オフとするオン及びオフ制御信号を発生するよう構成さ
れておシ、前記第１のスイッチング手段の第１及び第２
スイツチ素子と前記第２のスイッチング手段の第３及び
第４誠イツチ素子とを前記正相信号によシ、前記第１の
スイッチング手段の第３及び第４スイツチ累子と前記第
２のスイッチング手段の第１及び第２スイツチ素子とを
前記逆相信号によシ夫々制御し、また前記第１及び第２
のスイッチング手段の各々の第２及び第３スイツチ素子
を前記オフ制御信号により、前記第１及び第２のスイッ
チング手段の各々の第１及び第４スイツチ素子を前記オ
ン制御信号によシ夫々制御し、前記第１及び第２の増幅
器の各出力を夫々前記第１及び第２チヤンネル情報出力
とするステレオ復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16169683A JPS5977732A (ja) | 1983-09-02 | 1983-09-02 | ステレオ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16169683A JPS5977732A (ja) | 1983-09-02 | 1983-09-02 | ステレオ復調回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8001078A Division JPS558113A (en) | 1978-06-30 | 1978-06-30 | Stereo demodulation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977732A true JPS5977732A (ja) | 1984-05-04 |
| JPS6222291B2 JPS6222291B2 (ja) | 1987-05-18 |
Family
ID=15740120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16169683A Granted JPS5977732A (ja) | 1983-09-02 | 1983-09-02 | ステレオ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977732A (ja) |
-
1983
- 1983-09-02 JP JP16169683A patent/JPS5977732A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6222291B2 (ja) | 1987-05-18 |
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