JPS5974665A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS5974665A JPS5974665A JP57185109A JP18510982A JPS5974665A JP S5974665 A JPS5974665 A JP S5974665A JP 57185109 A JP57185109 A JP 57185109A JP 18510982 A JP18510982 A JP 18510982A JP S5974665 A JPS5974665 A JP S5974665A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技雨分野〕
本発明は０ＭＯ８（相補型ＭＯ８）シリコン・ゲート拳
プロセス？用いｆｃｃＩＶＩＯ８−ＲＡＭ（ランダム・
アクセス・メモリ）のトランジスタ回路の入力保護上行
なう場合に逸する人力保護回路に関するものである。
プロセス？用いｆｃｃＩＶＩＯ８−ＲＡＭ（ランダム・
アクセス・メモリ）のトランジスタ回路の入力保護上行
なう場合に逸する人力保護回路に関するものである。
従来の入力保護回ｕｋ＝＄１図に、そのパターン例會第
２図に、その曲回を弔３図に示す。即ち回路的には入力
保護抵抗１と入力保護ダイオード２から傳成されており
、このダイオード２は接地されている。またパターン的
には人力パッドアルミニウム３から入力保護抵抗１にコ
ンタクトを介して入り、入力保護ダイオード２にはアル
ミニウム配線４を介して接続されている。
２図に、その曲回を弔３図に示す。即ち回路的には入力
保護抵抗１と入力保護ダイオード２から傳成されており
、このダイオード２は接地されている。またパターン的
には人力パッドアルミニウム３から入力保護抵抗１にコ
ンタクトを介して入り、入力保護ダイオード２にはアル
ミニウム配線４を介して接続されている。
南道的には入力保護抵抗１はＮ ポリシリコンで形成さ
れており、入力保護ダイオード２はＮ＋拡敢１曽５とＰ
−ｖｒｅｌｌｌ曽６とからなり、Ｎ ポリシリコンとＡ
ｅまたμｋｌ−８ｉｌｊｄ線ＶＣよって接続されＣいる
。７はＮ型基板、８は絶縁膜である。
れており、入力保護ダイオード２はＮ＋拡敢１曽５とＰ
−ｖｒｅｌｌｌ曽６とからなり、Ｎ ポリシリコンとＡ
ｅまたμｋｌ−８ｉｌｊｄ線ＶＣよって接続されＣいる
。７はＮ型基板、８は絶縁膜である。
しかしながら最近のＣＭＯ８集槓回路におっては、ゲー
ト酸化１漠が薄形化してきｆｃためこれ全保護し切れな
くなってきた。また従来の保護回路及びパターンは、マ
イナス側靜砿銅圧か弱かった。また従来の保護ダイオー
ド２ではＡＡ＋ ４とＮ 拡散層５とのコンタクト抵抗のはらっさがめり
、これによる静蹴耐砥のばらつきの原因を誘光していた
。
ト酸化１漠が薄形化してきｆｃためこれ全保護し切れな
くなってきた。また従来の保護回路及びパターンは、マ
イナス側靜砿銅圧か弱かった。また従来の保護ダイオー
ド２ではＡＡ＋ ４とＮ 拡散層５とのコンタクト抵抗のはらっさがめり
、これによる静蹴耐砥のばらつきの原因を誘光していた
。
本発明は上記実情に艦みてなされたもので、トランジス
タ人力部がサージ破壊、静磁破壊等に対して強化される
入力保護回路全提供しようとするものである。
タ人力部がサージ破壊、静磁破壊等に対して強化される
入力保護回路全提供しようとするものである。
不発明は上記目的全達成するため、保護ダイオードのコ
ンタクト抵抗のばらつきは、保護ダイオード？！−抵抗
型に、して上記ばらつきによるゲート株、ｄｌｌ／）＊
少をなりシ、パッド側アルミニウムと入力保護抵抗との
コンタクト部のアルミニウムパターンを入力保護抵抗ノ
くターンまでのを′！。
ンタクト抵抗のばらつきは、保護ダイオード？！−抵抗
型に、して上記ばらつきによるゲート株、ｄｌｌ／）＊
少をなりシ、パッド側アルミニウムと入力保護抵抗との
コンタクト部のアルミニウムパターンを入力保護抵抗ノ
くターンまでのを′！。
して、シ界の局部的巣中ｔｖ５ぎ、マイナス倶ＩＪ静尾
１１吋獣′ｌｆ：強くしている。
１１吋獣′ｌｆ：強くしている。
以−Ｆ図面ｒ参照して本発明の詳細な説明する。第４図
〜第６図は同実施例金示すものでめるが、これは第１図
ないし第３１２４のものと対応させた場合の例であるか
ら、対応個所には同−符号上付して説明奮百略し、特徴
とするイ固所の説明を行なう。即ち本実施例の待倣は、
体謙ダイオード２の耐拡散鳩５．ケアルミニウム目已線
４□ 、４．Ｉｓで抵抗として用シーることでめる。
〜第６図は同実施例金示すものでめるが、これは第１図
ないし第３１２４のものと対応させた場合の例であるか
ら、対応個所には同−符号上付して説明奮百略し、特徴
とするイ固所の説明を行なう。即ち本実施例の待倣は、
体謙ダイオード２の耐拡散鳩５．ケアルミニウム目已線
４□ 、４．Ｉｓで抵抗として用シーることでめる。
ここでポリシリコン抵抗増１は１．５にに上以丁でおる
。また配ｆＭ４ｔｒ’□闇のＮ 拡収ｆ曽５□の抵抗値
はポリシリコン抵抗ｊ餉１の１／１０以Ｆでめる。また
抵抗５１が接続６れるＭＯＳト７ンジスリスゲート絶縁
映厚は８００Ａ以下に選足されている。
。また配ｆＭ４ｔｒ’□闇のＮ 拡収ｆ曽５□の抵抗値
はポリシリコン抵抗ｊ餉１の１／１０以Ｆでめる。また
抵抗５１が接続６れるＭＯＳト７ンジスリスゲート絶縁
映厚は８００Ａ以下に選足されている。
ところでゲート殴化映破壊に対して次のことが云える。
回路中のゲート酸化膜破壊は、ゲート酸化膜の絶林開圧
以上の磁圧が力１力１つた九めに起こり、入力のサージ
疏圧ｖ工に対しゲートへの電圧ＶＧとの関係は、基本的
に保護回路の定数ＫｉＣよって小さくしなければならな
し）。
以上の磁圧が力１力１つた九めに起こり、入力のサージ
疏圧ｖ工に対しゲートへの電圧ＶＧとの関係は、基本的
に保護回路の定数ＫｉＣよって小さくしなければならな
し）。
ｖＧ＝１／に−ｖ工 ・・・・・・・・・・・・・・
・（１）ここで１／には、人力保護回路による減其ファ
クタに対応する。ゲート鋏化膜の絶縁５虫度は０．２〜
ｌＸ１０’Ｖ／のと云われており、膜厚が台には１０〜
５０Ｖの耐圧となり、それに対して入カサージ磁圧が２
００Ｖ、３００Ｖの時、Ａ’＋１連のＫは、７００Ａで
３〜２２の値、５００Ａでは４〜３０のｉｍｉもつこと
が要求される。
・（１）ここで１／には、人力保護回路による減其ファ
クタに対応する。ゲート鋏化膜の絶縁５虫度は０．２〜
ｌＸ１０’Ｖ／のと云われており、膜厚が台には１０〜
５０Ｖの耐圧となり、それに対して入カサージ磁圧が２
００Ｖ、３００Ｖの時、Ａ’＋１連のＫは、７００Ａで
３〜２２の値、５００Ａでは４〜３０のｉｍｉもつこと
が要求される。
ここでサージ電圧がプラスの時”ｋＷえる。第８図に従
来の保護回路の詳細図を示す。この回路でのｖＧとｖＩ
の関係は この（２１式でＲＰはポリシリコン抵抗ノー１の抵抗１
唾、ＲＣはＡｌ閂已線４とＮ十拡散ｊ曽５とのコンタク
ト抵抗、ＲＢはダイオード２のオン抵抗、ＶＢはダイオ
ード２のブレークダウン磁圧である。第８図の回路のＫ
の１直全満足させるためには、抵抗Ｒｅ、ＲＢのばらつ
港を４厘して抵抗ＲＰをより人さく設計しなけれはなら
ないという欠点がある。また抵抗ＲＰに刈してＲｅの幼
果奮袴える′と （３）式で ”” Ｋ’＝１ Ｂａ−べ幻 となり、無視でさない。
来の保護回路の詳細図を示す。この回路でのｖＧとｖＩ
の関係は この（２１式でＲＰはポリシリコン抵抗ノー１の抵抗１
唾、ＲＣはＡｌ閂已線４とＮ十拡散ｊ曽５とのコンタク
ト抵抗、ＲＢはダイオード２のオン抵抗、ＶＢはダイオ
ード２のブレークダウン磁圧である。第８図の回路のＫ
の１直全満足させるためには、抵抗Ｒｅ、ＲＢのばらつ
港を４厘して抵抗ＲＰをより人さく設計しなけれはなら
ないという欠点がある。また抵抗ＲＰに刈してＲｅの幼
果奮袴える′と （３）式で ”” Ｋ’＝１ Ｂａ−べ幻 となり、無視でさない。
一方、第９図及び第１０図に示す本兄明の回路は次のよ
うである。第１０図はＮ保ＦＪｌ抵抗の部分音Δ→Ｙ受
侠したものでりる。この場合も同様にゲート磁圧ＶＧｆ
求めると となる。ただし ＲＮ＋はＮ十拡散抵抗である。ここで抵抗ＲＢに対する
考え方は従来と同じだが、抵抗ｇｏについで考えると ：’、ｍ、＝ Ｋ／／−条 となって従来■１／３となり、これはプロセス工程のば
らつきから生じるコンタクト抵抗のばらつきの＃書を大
幅に改善している。
うである。第１０図はＮ保ＦＪｌ抵抗の部分音Δ→Ｙ受
侠したものでりる。この場合も同様にゲート磁圧ＶＧｆ
求めると となる。ただし ＲＮ＋はＮ十拡散抵抗である。ここで抵抗ＲＢに対する
考え方は従来と同じだが、抵抗ｇｏについで考えると ：’、ｍ、＝ Ｋ／／−条 となって従来■１／３となり、これはプロセス工程のば
らつきから生じるコンタクト抵抗のばらつきの＃書を大
幅に改善している。
また本回路の後位性は、同じパラメータ音用いｆｃ吻合
”Ｋ’−Ｋ ”ｉｉ考えると一鳩はっきりする。
”Ｋ’−Ｋ ”ｉｉ考えると一鳩はっきりする。
ここでＲＯ”’−Ｒ２”を求めると
従って（Ｋ’−Ｋ）＞０
これエリ不回路の方が、前述のに値が大きく有利でりる
。例としてＲＰ＝１５００Ω、ＲＮ−２００Ω、ＲＱ−
１１０Ω、ＲＢ＝１００Ωで針具すると２０＋１００ に′＝＝″０・０７４＝丁 １５００＋２０＋１００ 一〇・０５８″″ゴＴ となり、不発明回路の万が有オリになる。つま（）Ｋ“
が小さければＶａか小で、サージ磁圧に対するゲート酸
化１痰耐穢が大となり、また、上記Ｋが小格ければ（４
）式の係数（傾き）が小となり、同一コンタクト抵抗斐
化がめった場合■Ｇのばらつきを小にでさるものである
。
。例としてＲＰ＝１５００Ω、ＲＮ−２００Ω、ＲＱ−
１１０Ω、ＲＢ＝１００Ωで針具すると２０＋１００ に′＝＝″０・０７４＝丁 １５００＋２０＋１００ 一〇・０５８″″ゴＴ となり、不発明回路の万が有オリになる。つま（）Ｋ“
が小さければＶａか小で、サージ磁圧に対するゲート酸
化１痰耐穢が大となり、また、上記Ｋが小格ければ（４
）式の係数（傾き）が小となり、同一コンタクト抵抗斐
化がめった場合■Ｇのばらつきを小にでさるものである
。
次に入力保護回路パターンの破壊については、次のこと
が云える。即ち上記ゲート酸化膜破壊に対しての対策が
充分になされるにつれ、トランジスタのゲート部が破壊
されにくくなるので、代って人力保護回路パターンが破
壊されるようになる。例えは静電破壊の模擬試験として
第１１図のような回路が考えられ、スイッチ５ＷｔＡ側
に入れてコンデンサＣＰに充°嘔し、充分に充屯された
らスイッチ５Ｗｔ−Ｂ側に入れてサンプル２１側に放磁
させる。この場合コンデンサ各音Ｃｐと直Ｋｔ、礒諒磁
圧ＶＸＮでサンプル２１の攪劣金判断しているが、この
ような場合でも、電圧がプラス側で３００Ｖ以上、マイ
ナス側で一２００Ｖ以Ｆで破壊する場合は入力保護回路
のパターン、特にパッド側アルミニウ春とポリシリコン
抵抗１のコンタクト部分で破壊する。この試験の等価回
路は第１２図のように表わ妊れる。破壊する＠０１１は
、ダイオードの逆方間のブレークダウン電圧や順方向抵
抗及び順方向也圧分があるため、抵抗埴としては大きく
なり、短時間の間近偏重に第１３図のように衣わ石れる
。
が云える。即ち上記ゲート酸化膜破壊に対しての対策が
充分になされるにつれ、トランジスタのゲート部が破壊
されにくくなるので、代って人力保護回路パターンが破
壊されるようになる。例えは静電破壊の模擬試験として
第１１図のような回路が考えられ、スイッチ５ＷｔＡ側
に入れてコンデンサＣＰに充°嘔し、充分に充屯された
らスイッチ５Ｗｔ−Ｂ側に入れてサンプル２１側に放磁
させる。この場合コンデンサ各音Ｃｐと直Ｋｔ、礒諒磁
圧ＶＸＮでサンプル２１の攪劣金判断しているが、この
ような場合でも、電圧がプラス側で３００Ｖ以上、マイ
ナス側で一２００Ｖ以Ｆで破壊する場合は入力保護回路
のパターン、特にパッド側アルミニウ春とポリシリコン
抵抗１のコンタクト部分で破壊する。この試験の等価回
路は第１２図のように表わ妊れる。破壊する＠０１１は
、ダイオードの逆方間のブレークダウン電圧や順方向抵
抗及び順方向也圧分があるため、抵抗埴としては大きく
なり、短時間の間近偏重に第１３図のように衣わ石れる
。
この待客１ｆｔｃｐに充磁された電荷は容置Ｃ８に放磁
され、その関係は Ｃｐ Ｖ ＩＮ−Ｖ ・（Ｃ８＋ｃｐ ）で衣わされ、
容重Ｃ８が大きくなるとそのｌ１１１Ｊ瑞屯圧Ｖは小さ
くなる。これは平行平＝ｍのコンデンサを考えると、面
積が大きくなるに便かい単位面槓当りの゛電荷が小なく
することになり、人力保護回路パターンの磁界密度も小
６くなり、容置Ｃ６七大きくすることは＃シ耐圧同上に
つながる。従って第７図の回路ではＡ／？配線３を広幅
にすることにより対策している。なお第１１図ないし第
１３図においてＣＩＮは人力抵抗前の若慮、Ｒは入力ポ
リシリコン抵抗、ＣＧは入力ポリシリコン抵抗以降の谷
１、Ｃ８はサンプル容置で である。朱７図のポリシリコン抵抗１ｍ ｌの抵抗有効
頭載と入力Ａｌ配線３との電なり艮は５０μ以上で有効
である。
され、その関係は Ｃｐ Ｖ ＩＮ−Ｖ ・（Ｃ８＋ｃｐ ）で衣わされ、
容重Ｃ８が大きくなるとそのｌ１１１Ｊ瑞屯圧Ｖは小さ
くなる。これは平行平＝ｍのコンデンサを考えると、面
積が大きくなるに便かい単位面槓当りの゛電荷が小なく
することになり、人力保護回路パターンの磁界密度も小
６くなり、容置Ｃ６七大きくすることは＃シ耐圧同上に
つながる。従って第７図の回路ではＡ／？配線３を広幅
にすることにより対策している。なお第１１図ないし第
１３図においてＣＩＮは人力抵抗前の若慮、Ｒは入力ポ
リシリコン抵抗、ＣＧは入力ポリシリコン抵抗以降の谷
１、Ｃ８はサンプル容置で である。朱７図のポリシリコン抵抗１ｍ ｌの抵抗有効
頭載と入力Ａｌ配線３との電なり艮は５０μ以上で有効
である。
第１４図は第４図の如く保護ダイオード２會抵抗型とし
ｆｃ場合、第１５図は第７図の如く入力Ａ７（配線３に
広幅とした場合の改善効果上水している。いずれの場合
も、入力サージ磁圧に対する製品不良率が改善され、５
８１５図ではマイナス側の鎮圧に対して強化されている
ことが分るものである。
ｆｃ場合、第１５図は第７図の如く入力Ａ７（配線３に
広幅とした場合の改善効果上水している。いずれの場合
も、入力サージ磁圧に対する製品不良率が改善され、５
８１５図ではマイナス側の鎮圧に対して強化されている
ことが分るものである。
以上説明し′ｆｃ如く本発明によれば、入力保護ダイオ
ード全抵抗型としたので、ゲート醒化膜仮壊に対して強
いし、入力コンタクト抵抗のばらつきの影響を減少でき
、また人力ＡＡ配線を広幅としたため、（界の局部「Ｊ
集中會防ぎ、マイナス側のサージに対して強化された人
力保護回路が提供できるものでめる。
ード全抵抗型としたので、ゲート醒化膜仮壊に対して強
いし、入力コンタクト抵抗のばらつきの影響を減少でき
、また人力ＡＡ配線を広幅としたため、（界の局部「Ｊ
集中會防ぎ、マイナス側のサージに対して強化された人
力保護回路が提供できるものでめる。
第１図は従来の人力保護回路図、第２図は同回路のパタ
ーン平囲図、第３図は同回路の集積回路断面図、第４図
は本発明の一実施例の回路図、第５図は同回路のパター
ン平四図、第６図は同回路の集積回路が面図、第７図は
本冗明の他の実施例のパターン平面図、第８図ないし第
１０図は上記実施例の効果を説明するための尋価回路図
、第１１図ないし第１３図は上記実施例の他の効果全説
明するための試験回路図、第１４図、第１５図は上記実
施例の同幼呆上水す特性図でおる。 １・・・ポリシリコン抵抗Ｉ曽、２・・・抵抗型ダイオ
−ド 、 ３ 、 ４ 、 、 ４２ ・
・・ Ａ ｂ 自己線 、 ５１ ・・・ 耐拡
散虐、６・・・ｐ−ｗｅｌ１層、７・・・Ｎ型基板。 出願５へイ′−人 弁理士 眸 ａ 式 １多第８図 第９図 第１１図 第１２図− １２１ 第１３図
ーン平囲図、第３図は同回路の集積回路断面図、第４図
は本発明の一実施例の回路図、第５図は同回路のパター
ン平四図、第６図は同回路の集積回路が面図、第７図は
本冗明の他の実施例のパターン平面図、第８図ないし第
１０図は上記実施例の効果を説明するための尋価回路図
、第１１図ないし第１３図は上記実施例の他の効果全説
明するための試験回路図、第１４図、第１５図は上記実
施例の同幼呆上水す特性図でおる。 １・・・ポリシリコン抵抗Ｉ曽、２・・・抵抗型ダイオ
−ド 、 ３ 、 ４ 、 、 ４２ ・
・・ Ａ ｂ 自己線 、 ５１ ・・・ 耐拡
散虐、６・・・ｐ−ｗｅｌ１層、７・・・Ｎ型基板。 出願５へイ′−人 弁理士 眸 ａ 式 １多第８図 第９図 第１１図 第１２図− １２１ 第１３図
Claims (9)
- （１）ポリシリコン抵抗層と、該抵抗層に直列接続され
る半導体不純物領域よりなる抵抗領域と、試領域に従す
るこれと反対Ｓ鴫型の半導体１偵域と、前記抵抗１偵域
にゲートが接続されるＭＯＳ）ランリスタとを具備した
ことを特許とする入力保護回路。 - （２） 前記ポリシリコン抵抗層は１．５にΩ以下で
あることを特徴とする特許請求の範囲第１項に記載の入
力保護回路。 - （３） 前記抵抗領域は前記抵抗層のＶ１ｏ以丁の抵
抗値であること全特徴とする特許請求の範囲第１項に記
載の入力保護回路。 - （４） 前記トランジスタのゲート絶縁狭厚は８００
八以下であること全特徴とする入力保護回路。 - （５） ポリシリコン抵抗層と、該抵抗層に直列接続
ちれる半導体不純＠領域よりなる抵抗領域と、該領域に
接するこれと反対導′＠型の半導体頭載と、前記抵抗領
域にゲートが接続されるＭＯＳトランジスタと、前記ポ
リシリコン抵抗ｊ−と接続されこれより広輸でかつ前記
ポリシリコン抵抗層の抵抗有効領域上に重なる入力アル
ミニウム配線と全具備したこと全特徴とする人力保護回
路。 - （６） 前記ポリシリコン抵抗１ｔｌｉは１，５にΩ
以下であることを′＃徴とする特許請求の範囲第５項に
記載の入力保護回路。 - （７） 前記抵抗領域は前記抵抗層のＶ１０以下の抵
抗値でめること全特徴とする特許請求の範囲第５項に記
載の入力保護回路。 - （８）前記トランジスタのゲート絶縁１漠厚は８００λ
以下でおることを特徴とする特許請求の範囲第５項に記
載の人力保護回路。 - （９） 前記ポリシリコン抵抗層の抵抗有効領域とｍ
Ｊ記大入力アルミニウム配線の重なり長は５０μ以上で
あること全特徴とする特許請求の範囲第５項に記載の人
力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185109A JPS5974665A (ja) | 1982-10-21 | 1982-10-21 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185109A JPS5974665A (ja) | 1982-10-21 | 1982-10-21 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5974665A true JPS5974665A (ja) | 1984-04-27 |
| JPH0345547B2 JPH0345547B2 (ja) | 1991-07-11 |
Family
ID=16165010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185109A Granted JPS5974665A (ja) | 1982-10-21 | 1982-10-21 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5974665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01114068A (ja) * | 1987-10-27 | 1989-05-02 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| US4922316A (en) * | 1985-05-17 | 1990-05-01 | Nec Corporation | Infant protection device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101283A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Gate protective device |
-
1982
- 1982-10-21 JP JP57185109A patent/JPS5974665A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101283A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Gate protective device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922316A (en) * | 1985-05-17 | 1990-05-01 | Nec Corporation | Infant protection device |
| JPH01114068A (ja) * | 1987-10-27 | 1989-05-02 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0345547B2 (ja) | 1991-07-11 |
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