JPS596641A - パリテイチエツク方式 - Google Patents
パリテイチエツク方式Info
- Publication number
- JPS596641A JPS596641A JP57115681A JP11568182A JPS596641A JP S596641 A JPS596641 A JP S596641A JP 57115681 A JP57115681 A JP 57115681A JP 11568182 A JP11568182 A JP 11568182A JP S596641 A JPS596641 A JP S596641A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- bit
- data
- rom2
- parity check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｉｌ＋ 発明の技術分野
本発明はパリティチェック回路を格別に使用することな
くパリティチェックのできる方式に関する。
くパリティチェックのできる方式に関する。
１２１ 従来技術と問題点
ディジタル伝送における受イＢデータの妥当性χ確認す
るため、送１！１ｉｌｌではパリティビット馨付加して
送信する。例えば奇数パリティの場合“ｌ”の数が全体
で奇数となるように付加する。
るため、送１！１ｉｌｌではパリティビット馨付加して
送信する。例えば奇数パリティの場合“ｌ”の数が全体
で奇数となるように付加する。
受信側ではパリティチェｌり回路馨使用してデータ内容
の妥当性ン確紹している。＃！１図に示す便米例では続
出し専用メモｊＪ ＲＯＭ ）ｌアクセスするアドレス
データについてパリティチェック馨行なう場合ン示す。
の妥当性ン確紹している。＃！１図に示す便米例では続
出し専用メモｊＪ ＲＯＭ ）ｌアクセスするアドレス
データについてパリティチェック馨行なう場合ン示す。
予めパリティビットＡＤＨ−Ｐの付加されたアドレスデ
ータＡＤＲ−ＯＳ−ＡＤＨ−Ｐは一旦しジスタＲＧに格
納されてからＲＯＭ’４アクセスし、出力ＤＯＴ４得る
。そのときアクセスデータはパリティチェック回路ｐｃ
にも印加されてチェックされる。パリティビットを含ん
だデータについて若し“１″の数が不適当であればパリ
ティチェックの結果ビットＰＩＣＩ’ｌは“１″となり
、ＲＯＭの出力ＤＯＴが妥曲でないことｖｉａしていた
。このように従来は、パリティチェック回路が必要であ
り、Ｎ路榊成の規模が大きくなっていた。
ータＡＤＲ−ＯＳ−ＡＤＨ−Ｐは一旦しジスタＲＧに格
納されてからＲＯＭ’４アクセスし、出力ＤＯＴ４得る
。そのときアクセスデータはパリティチェック回路ｐｃ
にも印加されてチェックされる。パリティビットを含ん
だデータについて若し“１″の数が不適当であればパリ
ティチェックの結果ビットＰＩＣＩ’ｌは“１″となり
、ＲＯＭの出力ＤＯＴが妥曲でないことｖｉａしていた
。このように従来は、パリティチェック回路が必要であ
り、Ｎ路榊成の規模が大きくなっていた。
（３１発明の目的
′２ｇ−発明の目的はパリティチェック回路ン格別便＃
３することな（、絖出し専用メモＩＪＲＯＭによりてパ
リティチェックの結果１６号が得られる方式を提供する
ことにある。
３することな（、絖出し専用メモＩＪＲＯＭによりてパ
リティチェックの結果１６号が得られる方式を提供する
ことにある。
（４； 発明の構成
前述の目的を達成するための不発明の構成は、絖出し専
用メモリをアクセスするアドレスデータについてのハＩ
）ティチェック結果ビットを前記読出し専用メモリ内の
耽出しデータに付加して格納し、アドレスデータと前記
パリティビットン台めたアドレスで該読出し専用メモリ
をアクセスすることにより説出し専用メモリ出力の所定
ビットにおけるパリティチェック結果ビットにより当初
のアドレスデータのパリティエラーを検出することであ
る。
用メモリをアクセスするアドレスデータについてのハＩ
）ティチェック結果ビットを前記読出し専用メモリ内の
耽出しデータに付加して格納し、アドレスデータと前記
パリティビットン台めたアドレスで該読出し専用メモリ
をアクセスすることにより説出し専用メモリ出力の所定
ビットにおけるパリティチェック結果ビットにより当初
のアドレスデータのパリティエラーを検出することであ
る。
（５１発明の実施例
第２図は本発明の実施例を示すブロック構成図で、読出
し専用メモリＲＯＭ２のデータχ耽出丁場合ヶ例示して
いる。ＲＯＭ ２の出力ビットの或特足のもの例えば最
下位ビットはパリティチェックの結果ビットとなってい
る。このときＲＯＭ内には第３図に示すように記憶され
て〜る。
し専用メモリＲＯＭ２のデータχ耽出丁場合ヶ例示して
いる。ＲＯＭ ２の出力ビットの或特足のもの例えば最
下位ビットはパリティチェックの結果ビットとなってい
る。このときＲＯＭ内には第３図に示すように記憶され
て〜る。
今アドレスデータムＤＲ−０〜ＡＤＲ−３が“０１００
”であったとすれば奇数パリティの場合付加されるパリ
ティビットは“０″であって、ＲＯＭ２ケアクセスする
データは “０１０００” となる。このデータなアドレスとするＲＯＭ２納されて
いる。そのため当初アドレスデータが“０１００″′で
ありパリティビット“０＃ヲ付けたアドレスでアクセス
すると続出しデータとＯＮが出力され、最下位の“０″
はパリティチェック結果ピッ）Ｙ示ｊからこの場合はエ
ラーではないことを示している。アドレスデータが“０
０１Ｏ”のときアクセスは“００１００”となるので１
４番地」にはデータＤＴと“０′″が格納されている。
”であったとすれば奇数パリティの場合付加されるパリ
ティビットは“０″であって、ＲＯＭ２ケアクセスする
データは “０１０００” となる。このデータなアドレスとするＲＯＭ２納されて
いる。そのため当初アドレスデータが“０１００″′で
ありパリティビット“０＃ヲ付けたアドレスでアクセス
すると続出しデータとＯＮが出力され、最下位の“０″
はパリティチェック結果ピッ）Ｙ示ｊからこの場合はエ
ラーではないことを示している。アドレスデータが“０
０１Ｏ”のときアクセスは“００１００”となるので１
４番地」にはデータＤＴと“０′″が格納されている。
アドレスデータが“０１１１”のときパリティビット“
０”馨付はアクセスは“０１１１０”となるのでｒＥｉ
地（１６進法月にはデータＤＴと“０″が格納されてい
る。若し当初の例でアドレスデータが“０１００″のＰ
ＪＴ”Ｙ“０１１０”と変影していてこれでアクセスさ
れるとぎ、パリティピットは当初のデータについて“０
″であったから、アドレスデータは“０１１００”とな
りＵｃ番地（１６進法月が続出される。さて、そこに格
納されている“ｘ１″は無意味データとパリティチェッ
ク結果ビットが格納されている。即ちパリティチェック
結果ビットが“１″であることから、パリティエラーの
あったことが検出でざる。
０”馨付はアクセスは“０１１１０”となるのでｒＥｉ
地（１６進法月にはデータＤＴと“０″が格納されてい
る。若し当初の例でアドレスデータが“０１００″のＰ
ＪＴ”Ｙ“０１１０”と変影していてこれでアクセスさ
れるとぎ、パリティピットは当初のデータについて“０
″であったから、アドレスデータは“０１１００”とな
りＵｃ番地（１６進法月が続出される。さて、そこに格
納されている“ｘ１″は無意味データとパリティチェッ
ク結果ビットが格納されている。即ちパリティチェック
結果ビットが“１″であることから、パリティエラーの
あったことが検出でざる。
所定のアドレスデータによりアクセスされるときはパリ
ティチェック結果ビットが“０′となるようにＲＯＭ２
１Ｃ記憶されていて、そのデータに１ビツトの変形かあ
ったとぎはアクセスのバ＋）ｆイテエツク結果ビットが
“１″となるので直ぐ検出でざる。なおビットの反転数
が奇数個のとぎ検出が完全にでさることは容易に類推で
きる。
ティチェック結果ビットが“０′となるようにＲＯＭ２
１Ｃ記憶されていて、そのデータに１ビツトの変形かあ
ったとぎはアクセスのバ＋）ｆイテエツク結果ビットが
“１″となるので直ぐ検出でざる。なおビットの反転数
が奇数個のとぎ検出が完全にでさることは容易に類推で
きる。
（６１発明の効果
このようにして本発明によるとパリティピット馨付加し
たアドレスデータによってアクセスされる読出しＪＮ、
用メモリに、予めパリティチェック結果ビットｖ格納し
ておき、正当なアクセスのとぎは出力のエラービットが
“０”であるから、続出し専用メモリがパリティチェッ
ク薗路と同等な機能を有していることになる。不発明は
続出し専用メモリについてアクセスアドレスと出方デー
タが少数のビットのとき特に有効である。例えばレジス
タの内容奢デコードするとさ、或いは２つのレジスタの
内容ン比較したりするときに有効である。
たアドレスデータによってアクセスされる読出しＪＮ、
用メモリに、予めパリティチェック結果ビットｖ格納し
ておき、正当なアクセスのとぎは出力のエラービットが
“０”であるから、続出し専用メモリがパリティチェッ
ク薗路と同等な機能を有していることになる。不発明は
続出し専用メモリについてアクセスアドレスと出方デー
タが少数のビットのとき特に有効である。例えばレジス
タの内容奢デコードするとさ、或いは２つのレジスタの
内容ン比較したりするときに有効である。
４ １ｍ 面）ｌＩＩＪ＄ ｔｘ説明
第１図は従来リバリティテエック回路を使用するパリテ
ィチェック方式の図、 第２図は不発明の一実施例の構成図、 第３図は第２図中のメモリの格納内谷馨示す図である。
ィチェック方式の図、 第２図は不発明の一実施例の構成図、 第３図は第２図中のメモリの格納内谷馨示す図である。
ＲＧ・・・・・・レジスタ
ＦＯＭ、ＲＯＭ２・・・・・・読出しＪ＃川用モリＤＯ
Ｔ・・・・・・データ出力 ＰＥＲ・・・・・・パリティチェック結果ビットＰＣ！
・・・・・・ハＩＪティナエック回路特許出願人 冨士
通株式会社 代坤人 弁理士 鈴木宋祐 第１図 ； 第２図 ２１５− ＤＯＴ ＰＥＲ 第３凶
Ｔ・・・・・・データ出力 ＰＥＲ・・・・・・パリティチェック結果ビットＰＣ！
・・・・・・ハＩＪティナエック回路特許出願人 冨士
通株式会社 代坤人 弁理士 鈴木宋祐 第１図 ； 第２図 ２１５− ＤＯＴ ＰＥＲ 第３凶
Claims (1)
- 耽出し専用メモｖヶアクセスするアドレスデータについ
てのパリティチェック結果ビットを前記読出し専用メモ
リ内の読出しデータに付加して格納し、アドレスデータ
と前記パリティビットｖ含めたアドレスで該続出し専用
メモリをアクセスすることにより、読出し専用メモリ出
力の所定ビットにおけるパリティチェック結果ビットに
より当初のアドレスデータのパリティエラーを検出する
ことを％徴とするパリティチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115681A JPS596641A (ja) | 1982-07-03 | 1982-07-03 | パリテイチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115681A JPS596641A (ja) | 1982-07-03 | 1982-07-03 | パリテイチエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS596641A true JPS596641A (ja) | 1984-01-13 |
| JPS6347374B2 JPS6347374B2 (ja) | 1988-09-21 |
Family
ID=14668635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115681A Granted JPS596641A (ja) | 1982-07-03 | 1982-07-03 | パリテイチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596641A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193637A (ja) * | 1975-02-14 | 1976-08-17 |
-
1982
- 1982-07-03 JP JP57115681A patent/JPS596641A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193637A (ja) * | 1975-02-14 | 1976-08-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6347374B2 (ja) | 1988-09-21 |
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