JPS58213543A - 符号誤り修正方式 - Google Patents
符号誤り修正方式Info
- Publication number
- JPS58213543A JPS58213543A JP57096521A JP9652182A JPS58213543A JP S58213543 A JPS58213543 A JP S58213543A JP 57096521 A JP57096521 A JP 57096521A JP 9652182 A JP9652182 A JP 9652182A JP S58213543 A JPS58213543 A JP S58213543A
- Authority
- JP
- Japan
- Prior art keywords
- bit string
- bits
- data
- parity check
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は符号誤り修正方式に関し、特に、デジタル符
号伝送に用いられ、伝送誤り修正可能な符号であって、
情報ビット列と保護ビット列を備えた一般にハミング符
号と称されるものの誤りを修正する誤り修正方式の改良
に関する。
号伝送に用いられ、伝送誤り修正可能な符号であって、
情報ビット列と保護ビット列を備えた一般にハミング符
号と称されるものの誤りを修正する誤り修正方式の改良
に関する。
一般に、ハミング符号は複数の情報ビットと、この情報
ビットを複数のグループに分けそれぞれのグループで得
られる複数のパリティヒツトよりなる保護ビットとによ
って構成される。この種のハミング符号は１ビツトの誤
り修正能力を有している。
ビットを複数のグループに分けそれぞれのグループで得
られる複数のパリティヒツトよりなる保護ビットとによ
って構成される。この種のハミング符号は１ビツトの誤
り修正能力を有している。
一例として、静止画伝送などに用いられる１１ビツトの
情報ビット（１１−４）のハミング符号について説明す
る。このハミング符号は１１個の情報ビットと４個の保
護ビットによって構成される。すなわち、ビット（以下
、ｂと称する〉１からｂｌｌまでが情報ビットであり、
ｂ１２からｂ１５までが保護ビットである。ｂ１２から
ｂ１５はたとえば以下のように構成される。
情報ビット（１１−４）のハミング符号について説明す
る。このハミング符号は１１個の情報ビットと４個の保
護ビットによって構成される。すなわち、ビット（以下
、ｂと称する〉１からｂｌｌまでが情報ビットであり、
ｂ１２からｂ１５までが保護ビットである。ｂ１２から
ｂ１５はたとえば以下のように構成される。
１グループ ｂ１２・・・ｂ １． ｂ ３． ｂ ５
． ｂ ７゜ｂｓ、ｂｉｏおよびｂｌｌの奇数パリティ
２グループ ｂ１３・・・ｂ １． ｂ ２． ｂ ５
． ｂ ６゜ｂＢ、ｂ９およびｂｌｏの奇数パリティ３
クループ ｂｌ４・・・ｂ １． ｈ ２． ｂ ３．
ｂ ４゜ｂＢ、ｂｇおよびｂｌｏの奇数パリティ４グ
ループ ｂ′１５・・・ｂ １． ｂ ２． ｂ ３．
ｂ ４゜ｂ ５． ｂ ６およびｂｌの奇数パリティ
１、述のような符号構成においでは、受信されたハミン
グ符号のそれぞれのグループでパリティチェックを行な
うことにより誤り個所を知ることができる。たとえばｂ
ｌのみが誤ると、ｂｌはすべてのグループに含まれてい
るので、すべてのグループのパリティが偶数となる。次
に、１１２のみが誤ると、１グループのみのバリディが
奇数となり、他はすべて偶数となる。１ビツトのみの誤
りは上述のごとくグループ１ないし４のバリディの誤り
方が−Ｒ的であるので、誤りビットを確定できる。
． ｂ ７゜ｂｓ、ｂｉｏおよびｂｌｌの奇数パリティ
２グループ ｂ１３・・・ｂ １． ｂ ２． ｂ ５
． ｂ ６゜ｂＢ、ｂ９およびｂｌｏの奇数パリティ３
クループ ｂｌ４・・・ｂ １． ｈ ２． ｂ ３．
ｂ ４゜ｂＢ、ｂｇおよびｂｌｏの奇数パリティ４グ
ループ ｂ′１５・・・ｂ １． ｂ ２． ｂ ３．
ｂ ４゜ｂ ５． ｂ ６およびｂｌの奇数パリティ
１、述のような符号構成においでは、受信されたハミン
グ符号のそれぞれのグループでパリティチェックを行な
うことにより誤り個所を知ることができる。たとえばｂ
ｌのみが誤ると、ｂｌはすべてのグループに含まれてい
るので、すべてのグループのパリティが偶数となる。次
に、１１２のみが誤ると、１グループのみのバリディが
奇数となり、他はすべて偶数となる。１ビツトのみの誤
りは上述のごとくグループ１ないし４のバリディの誤り
方が−Ｒ的であるので、誤りビットを確定できる。
ここで、誤りビット・と各グループとの関係を表わすと
次の第１表のようになる。なお、表１では奇数バリディ
を１．偶数パリティを０としている。
次の第１表のようになる。なお、表１では奇数バリディ
を１．偶数パリティを０としている。
上述のようなハミング符号の誤り修正に関して、修正回
路をハードウェアロジック回路により構成することは一
般的でありまた公知でもある。しかし、情報ビットが上
述のごとく１１ビツトにもなるとハードウェアが複雑に
なりかつしたがってコスト的に高くなってしまう。
路をハードウェアロジック回路により構成することは一
般的でありまた公知でもある。しかし、情報ビットが上
述のごとく１１ビツトにもなるとハードウェアが複雑に
なりかつしたがってコスト的に高くなってしまう。
それゆえに、この発明の主たる目的は、情報ビット列と
保護ビット列とにより構成された符号を比較的簡単な構
成で誤り修正することができ、マイクロ」ンビュータを
用いたシスーｊムに最適な誤り修正方式を提供すること
である。
保護ビット列とにより構成された符号を比較的簡単な構
成で誤り修正することができ、マイクロ」ンビュータを
用いたシスーｊムに最適な誤り修正方式を提供すること
である。
この発明を要約すれば、１伝送率位の情報ピント列をア
ドレスとし、この１．伝送単位の情報ビット列により一
義的に求められる保護ビン１〜列をアドレスに対応した
データとしてたとえばＲＯＭに記憶しＣおく。イして、
受信された１伝送率位中の情報ビット列をＲＯＭのアド
レスとしで入力し、読出されたビット列と受信された１
伝送率位中の保護ピッ１−列との排他的論理和の結果に
より、受信された情報ビット中の誤りビットを決定して
修正づるようにしたものである。
ドレスとし、この１．伝送単位の情報ビット列により一
義的に求められる保護ビン１〜列をアドレスに対応した
データとしてたとえばＲＯＭに記憶しＣおく。イして、
受信された１伝送率位中の情報ビット列をＲＯＭのアド
レスとしで入力し、読出されたビット列と受信された１
伝送率位中の保護ピッ１−列との排他的論理和の結果に
より、受信された情報ビット中の誤りビットを決定して
修正づるようにしたものである。
この発明の上述目的およびその他の目的と特徴は以下に
図面を参照し１行なう詳細な説明から一層明らかとなろ
う。
図面を参照し１行なう詳細な説明から一層明らかとなろ
う。
第１図はこの発明が適用される誤り修正回路の概略ブロ
ック図である。構成において、データラインｂ１ない、
Ｌｂ１５はパリティチェック回路１ないし４のアドレス
入力端に接続される。づなわち、パリティチェック回路
１のアドレスには、前述の１グループに対応して、伝送
ラインｂ１．ｂ３、ｂ ５．ｂ ７．ｂ ８．ｂ １０
．ｂ １１およびｂ１２が接続される。また、パリティ
チェック回路２には２グループに対応したデータライン
ｂ１゜ｂ２．ｂ５．ｂ６．ｂＢ、ｂ９．ｂｌｏおよびｂ
１３が接続される。パリティチェック回路３は３グルー
プに対応してｂｌ、ｂ２．ｂ３．ｂ４．ｂＢ、ｂ９．ｂ
ｌｏおよびｂｌ４が接続される。パリティチェック回路
４は４グループに対応してデータラインｂ １． ｂ
２． Ｉ） ３． ｂ ４． ｂ ５． ｂ ６゜ｂｌ
およびｂｌ５が接続される。
ック図である。構成において、データラインｂ１ない、
Ｌｂ１５はパリティチェック回路１ないし４のアドレス
入力端に接続される。づなわち、パリティチェック回路
１のアドレスには、前述の１グループに対応して、伝送
ラインｂ１．ｂ３、ｂ ５．ｂ ７．ｂ ８．ｂ １０
．ｂ １１およびｂ１２が接続される。また、パリティ
チェック回路２には２グループに対応したデータライン
ｂ１゜ｂ２．ｂ５．ｂ６．ｂＢ、ｂ９．ｂｌｏおよびｂ
１３が接続される。パリティチェック回路３は３グルー
プに対応してｂｌ、ｂ２．ｂ３．ｂ４．ｂＢ、ｂ９．ｂ
ｌｏおよびｂｌ４が接続される。パリティチェック回路
４は４グループに対応してデータラインｂ １． ｂ
２． Ｉ） ３． ｂ ４． ｂ ５． ｂ ６゜ｂｌ
およびｂｌ５が接続される。
パリティチェック回路１ないし４はたとえばマイクロコ
ンピュータのプログラムを記憶するＲＯＭの一部が用い
られ、次の第２表に示すようなテーブルが記憶されてい
る。すなわち、ＲＯＭのアドレス１１ピッｔ−を対応し
で、各アドレスの′１１ピッ１〜を情報ビットと考えた
場合の前記ｂ１２ないｂｌ５で示される保護ビットの１
６進符号８１ないしＢ４がデータとして記憶されている
。
ンピュータのプログラムを記憶するＲＯＭの一部が用い
られ、次の第２表に示すようなテーブルが記憶されてい
る。すなわち、ＲＯＭのアドレス１１ピッｔ−を対応し
で、各アドレスの′１１ピッ１〜を情報ビットと考えた
場合の前記ｂ１２ないｂｌ５で示される保護ビットの１
６進符号８１ないしＢ４がデータとして記憶されている
。
上述のごとくパリティチェック回路１ないし４を構成す
ることによって、それぞれ入力８ビツトが奇数パリティ
であれば出力は論理「０」となり、偶数パリティであれ
ば論理「１」が出力される。
ることによって、それぞれ入力８ビツトが奇数パリティ
であれば出力は論理「０」となり、偶数パリティであれ
ば論理「１」が出力される。
パリティチェック回路１ないし４からの出力信号は４ビ
ツトで構成されたデコーダ５に与えられる。
ツトで構成されたデコーダ５に与えられる。
このデコーダ５はその入力端Ａ、Ｂ、ＣおよびＤに入力
された４ビツト２進符号をデコードし、それぞれの入力
を１０進に変換−した信号を出力する。
された４ビツト２進符号をデコードし、それぞれの入力
を１０進に変換−した信号を出力する。
なお、デコーダ５の出力端子として３．５ないし１５の
１１個が用いられる。
１１個が用いられる。
デコーダ５の各出力信号は排他的論理和ゲート６ないし
１６のそれぞれの一方入力端に与えられる。排他的論理
和ゲート６ないし１６の他方入力端にはデータラインｂ
１ないし１１が接続される。
１６のそれぞれの一方入力端に与えられる。排他的論理
和ゲート６ないし１６の他方入力端にはデータラインｂ
１ないし１１が接続される。
各排他的論理和ゲートの出力端には誤り修正された出力
ｂ’１ないしｂ１１′が得られる。
ｂ’１ないしｂ１１′が得られる。
第２図は第１図の動作を説明するためのフロー図である
。
。
次に、第１図および第２図を参照して動作について説明
する。マイクロコンピュータは受信したハミング符号ｂ
１ないしｂｌ５のうちｂｌないしｂｌｌをアドレスとし
てパリティチェック回路１ないし４に与える。すると、
パリティチェック回路１ないし４からデータＢ１ないし
Ｂ４が読出される。各パリティチェック回路１ないし４
からのデータＢ１ないしＢ４はデコーダ５によってデコ
ードされる。そして、デコーダ５の各出力３，５ないし
７，９ないし１５の１１ビツトの出力信号とデータライ
ンから与えられたＢ１ないしＢ１１との論理和が求めら
れる。そして、排他的論理和ゲート６ないし１６の結果
により誤り修正が行なわれる。
する。マイクロコンピュータは受信したハミング符号ｂ
１ないしｂｌ５のうちｂｌないしｂｌｌをアドレスとし
てパリティチェック回路１ないし４に与える。すると、
パリティチェック回路１ないし４からデータＢ１ないし
Ｂ４が読出される。各パリティチェック回路１ないし４
からのデータＢ１ないしＢ４はデコーダ５によってデコ
ードされる。そして、デコーダ５の各出力３，５ないし
７，９ないし１５の１１ビツトの出力信号とデータライ
ンから与えられたＢ１ないしＢ１１との論理和が求めら
れる。そして、排他的論理和ゲート６ないし１６の結果
により誤り修正が行なわれる。
より具体的に説明すると、たとえばｂｌが誤っていると
、各グループはすべて偶数パリティであるので、パリテ
ィチェック回路１ないし４からそれぞれ論理「１」が出
力される。デコーダ５の入力はすべて論理「１」である
ので、これをデコードした値は１５となる。すなわち、
デコーダ５の出力のうち端子１５のみが論理「１」にな
り、他の端子はすべて論理「０」となる。次に、排他的
論理和ゲート６の一方の入力は論理「１」となっている
ので、一方の入力ｂ１の反転した出力がｂ１′として修
正されて出力されることとなる。このとき、排他的論理
和ゲート７ないし１６のそれぞれの一方の入力はすべて
論理「０」であるので、他方の入力ｂ２ないしｂｌｌと
同じものがｂ２’ないしｂ１１′として出力されること
となる。
、各グループはすべて偶数パリティであるので、パリテ
ィチェック回路１ないし４からそれぞれ論理「１」が出
力される。デコーダ５の入力はすべて論理「１」である
ので、これをデコードした値は１５となる。すなわち、
デコーダ５の出力のうち端子１５のみが論理「１」にな
り、他の端子はすべて論理「０」となる。次に、排他的
論理和ゲート６の一方の入力は論理「１」となっている
ので、一方の入力ｂ１の反転した出力がｂ１′として修
正されて出力されることとなる。このとき、排他的論理
和ゲート７ないし１６のそれぞれの一方の入力はすべて
論理「０」であるので、他方の入力ｂ２ないしｂｌｌと
同じものがｂ２’ないしｂ１１′として出力されること
となる。
上述のごとく、この実施例によれば、パリティチェック
回路１ないし４としてたとえば２にバイトのＲＯＭを用
いて、データラインからの情報ビット列をアドレスとし
てＲＯＭに与え、情報ビット列より求められる保護ビッ
ト列を各アドレスに対応したデータとして読出し、この
読出した結果と伝送ラインからのビット列との排他的論
理和を求めることによって、情報ビット中の誤りビット
を容易に修正することができる。
回路１ないし４としてたとえば２にバイトのＲＯＭを用
いて、データラインからの情報ビット列をアドレスとし
てＲＯＭに与え、情報ビット列より求められる保護ビッ
ト列を各アドレスに対応したデータとして読出し、この
読出した結果と伝送ラインからのビット列との排他的論
理和を求めることによって、情報ビット中の誤りビット
を容易に修正することができる。
以上のように、この発明によれば、複雑なハードウェア
を使用することなく、情報ビット中の誤りビットを決定
して修正することができる。しかも、構成を比較的簡単
にすることができるので、安価でありかつ修正速度の速
いシステムを構成することができ、今後実用化される静
止画放送などに有効に用いることができる。
を使用することなく、情報ビット中の誤りビットを決定
して修正することができる。しかも、構成を比較的簡単
にすることができるので、安価でありかつ修正速度の速
いシステムを構成することができ、今後実用化される静
止画放送などに有効に用いることができる。
第１図はこの発明が適用される誤り修正回路の概略ブロ
ック図である。第２図はこの発明の一実施例の具体的な
動作を説明するためのフロー図である。 図において、１ないし４はパリティチェック回路、５は
デコーダ、６ないし１６は排他的論理和ゲートを示す。 代 理 人 葛 野 信 ・−（外１名
〉第１図 ２０２− 第２図 しｌ〜ｂｌ／イーシ正父Ｓ
ック図である。第２図はこの発明の一実施例の具体的な
動作を説明するためのフロー図である。 図において、１ないし４はパリティチェック回路、５は
デコーダ、６ないし１６は排他的論理和ゲートを示す。 代 理 人 葛 野 信 ・−（外１名
〉第１図 ２０２− 第２図 しｌ〜ｂｌ／イーシ正父Ｓ
Claims (1)
- 【特許請求の範囲】 伝送誤りを修正可能であって、情報ビット列と保護ビッ
ト列とにより構成された符号の誤り修正方式であって、 １伝送率位の情報ビット列をアドレスとして前記１伝送
率位の情報ビット列より求められる保護ピッ１−列を、
前記アドレスに対応したデータとして記憶する記憶手段
を含み、 受信された１伝送率位中の情報ビット列をアドレスとし
て前記記憶手段に与え、前記記憶手段から読出されたビ
ット列と前記受信された１伝送率位中の保護ビット列と
の排他的論理和の結果により前記受信された情報ビット
中の誤りビットを決定して修正するようにした、符号誤
り修正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096521A JPS58213543A (ja) | 1982-06-04 | 1982-06-04 | 符号誤り修正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096521A JPS58213543A (ja) | 1982-06-04 | 1982-06-04 | 符号誤り修正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213543A true JPS58213543A (ja) | 1983-12-12 |
Family
ID=14167438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57096521A Pending JPS58213543A (ja) | 1982-06-04 | 1982-06-04 | 符号誤り修正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213131A (ja) * | 1984-03-05 | 1985-10-25 | アムペックス コーポレーシヨン | デジタル通信システムのエラ−検出及び補正のためのパリテイ及びシンドロ−ム発生装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644946A (en) * | 1979-09-20 | 1981-04-24 | Hitachi Ltd | Code error correction and detection system |
-
1982
- 1982-06-04 JP JP57096521A patent/JPS58213543A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644946A (en) * | 1979-09-20 | 1981-04-24 | Hitachi Ltd | Code error correction and detection system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213131A (ja) * | 1984-03-05 | 1985-10-25 | アムペックス コーポレーシヨン | デジタル通信システムのエラ−検出及び補正のためのパリテイ及びシンドロ−ム発生装置 |
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