JPS5966218A - Delay circuit - Google Patents
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- JPS5966218A JPS5966218A JP57176180A JP17618082A JPS5966218A JP S5966218 A JPS5966218 A JP S5966218A JP 57176180 A JP57176180 A JP 57176180A JP 17618082 A JP17618082 A JP 17618082A JP S5966218 A JPS5966218 A JP S5966218A
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Abstract
Description
【発明の詳細な説明】 この発明は、遅延回路に関する。[Detailed description of the invention] The present invention relates to a delay circuit.
（ａｌ 従来技術 ＭＯＢ集積回路においては、遅延回路として。(al Prior art In MOB integrated circuits, as a delay circuit.
従来トランスファーＭＯ８あるいはイイバータの遅延を
利用した回路が広く用いられている。第１図および第２
図に従来技術における遅延回路の一例を示す。 。Conventionally, circuits utilizing transfer MO8 or equalizer delay have been widely used. Figures 1 and 2
The figure shows an example of a delay circuit in the prior art. .
第１図には、トランスファーＭＯ８による遅延回路、第
２図には、インバータによる遅延回路を示す。FIG. 1 shows a delay circuit using a transfer MO8, and FIG. 2 shows a delay circuit using an inverter.
第３図および第４図に２上記遅延回路に、ＮＯＲ回路あ
るいはＮＡＮＤ回１１回加１追加とにより、立上り遅延
と立下り遅延を大きく異体うせた回路を示す。FIGS. 3 and 4 show circuits in which the rise delay and fall delay are significantly different from the above delay circuits by adding a NOR circuit or 11 NAND circuits plus one additional circuit.
トランスファＭＯ８のみの遅延回路は素子数が少なくて
すみ、かつ、小さいレイアウト面積内に収まる点で秀れ
ている。インバータによる遅延回路では、入力信号の立
上りや立下りのスピードに関係体く確実な遅延が得られ
る点と５．立上りと立下りＳ異なる遅延時間が得られる
点で秀れている。A delay circuit including only the transfer MO8 is excellent in that it requires a small number of elements and can fit within a small layout area. 5. In a delay circuit using an inverter, a reliable delay can be obtained regardless of the rising and falling speed of the input signal. It is excellent in that different delay times can be obtained for rising and falling S.
立上りと立下りとで遅延時間を大きく異ならせる場合に
は、ＮＯＲあるいはＮ Ａ Ｎ、 Ｉ）を組十合わせた
一路となる。If the delay time is to be significantly different between the rising edge and the falling edge, a combination of NOR or NAN, I) will be used.
（ｂ）従来技術の間噴点
ＭＯＳメモリーや高速ロジックＬＳＩにおいては１回路
、の基本動作が内部信号のタイミングやクロック幅によ
り大きな影響を受ける。このため製品の開発段階におい
ては、しばしば設計変更を行なｌ、＝ｌ；’３部タイミ
ングやクロック幅の調整を行なうことがある。(b) Between conventional technologies In a MOS memory or a high-speed logic LSI, the basic operation of one circuit is greatly affected by the timing and clock width of internal signals. Therefore, at the product development stage, design changes are often made to adjust the timing and clock width of the three parts.
以上のことから確実な遅延動作が得られ、かつ、設計変
更が容易な撞延回路が必要とされる。 ′ □第１図
に示したトライスファーＭＯ８を、用いた遅延回路の場
合、入力信号の立下りと立下りの各々の場谷に蛤して異
な今週ｉ−を設定することは非常に困難である。また＊
、 遡１延時間な変更する□場合には、ゲート形成層の
変更となるため、製品開発におけるＴＡＴｂｔ大となる
。寛極診成層のバ□ター・変更で設鹸ｉ更を可能と□す
る場合には、各トランスファーＭ’□Ｓの拡散−を分離
することが必要であり、小面積内にレイ、アウトするこ
とは困難である。For the above reasons, there is a need for a delay circuit that can provide reliable delay operation and whose design can be easily changed. ' □In the case of a delay circuit using the Trisphere MO8 shown in Fig. 1, it is extremely difficult to set different i- values at each falling edge and falling edge of the input signal. be. Also*
In the case of a change that takes one retroactive time, the TATbt in product development will be large because the gate formation layer will be changed. In order to make it possible to change the setting by changing the data layer of the Kanpoku Diagnostic Stratification, it is necessary to separate the diffusion of each transfer M'□S and lay it out in a small area. That is difficult.
第２図に示した１りζ−夕に、よる遅延回路の場合には
、最初の設計において立、上りと立下りの、各々の遅延
な＾ならせて設計することは可能であるが、設ａト変更
において各々の遅延時間な調整するためには、ゲート形
成相の変更を必要とする。またインバ―りめ段＠な調整
できるようにしてお（ためには予め、信号線が迂−でき
るスペースなあゆでおく必要がある。 ：′
□第３図及び第４図の回路については、立上りと・
立下りの各々についての遅延時間の設計および設計竺
、更が可能、であるが、レイアウト面積が大とい：以：
上の様に従業技術□では、上記の要求な光分満足するこ
とはできなかった。In the case of the delay circuit shown in Fig. 2, it is possible to design the rising, rising, and falling delays to be the same in the initial design. In order to adjust each delay time when changing the configuration, it is necessary to change the gate formation phase. Also, make it possible to make inverted adjustments (in order to do this, it is necessary to leave a space in advance where the signal line can be detoured. :'
□For the circuits in Figures 3 and 4, the rise and
It is possible to design and change the delay time for each falling edge, but the layout area is large.
As shown above, the employee's technology □ could not satisfy the above-mentioned required light intensity.
（Ｃ１この発明の目的は、入力の立上りと立下りの各々
について容易に遅延時間の設計変更が可能で。(C1) An object of the present invention is to easily change the design of the delay time for each of the rising and falling edges of the input.
かつ、レイアウト面積が小さくて済む論−回路を得るこ
とにより、高速、高集ｉ１ＪＩ７）ＭＯ８ＬＳＩの製品
化な容易：にすることにある。In addition, by obtaining a logic circuit that requires a small layout area, it is possible to easily commercialize a high-speed, high-density MO8LSI.
ｆｄ） 発明の実施例
第５図には、 ｑ Ｍ Ｏ８回路を用いた場合の本発明
の実施例の回路図を示す。先ず回路構成を説明する。Ｐ
ＭＯ８ＴＰ□およびＮＭＯ８Ｔ のゲートに入力信号
＠形 がつながり、ドレイン側に出力信号線４ｏｕｔが
つながるつφ２．のソース側とｖｏｃ 電極との間に、
ゲートにＧＮＤｉ位が印加されたＰＭＯ８Ｔ ・・
・・・・□・・・Ｔ がシリーズにｎ
接続される。ＴＮ□のソース側とＧＮＤ＠極との間にゲ
ートにＶ 電位が印加されたＮＭＯ８ＴＮ２Ｃ
・・−・・・・・・ＴＮｎＩ がシリーズに接続される
。fd) Embodiment of the Invention FIG. 5 shows a circuit diagram of an embodiment of the invention using a qM O8 circuit. First, the circuit configuration will be explained. P
The input signal @ type is connected to the gates of MO8TP□ and NMO8T, and the output signal line 4out is connected to the drain side. between the source side of and the voc electrode,
PMO8T with GNDi level applied to the gate...
...□...T is connected to n series. NMO8TN2C...TNnI with a V potential applied to the gate is connected in series between the source side of TN□ and the GND@ pole.
次の本回路の動作な説明する。負荷として容量ＣＬを想
定する。入力端子ｌ ｉ ｎに立上りの信号が入力１−
た場合、ＰＭＯ８がオフして、ＮＭＯ８がオンする。容
量ＣＬに蓄積されていた電荷は。The operation of this circuit will be explained next. Assume a capacitance CL as a load. The rising signal at the input terminal l i n is input 1-
If so, PMO8 is turned off and NMO8 is turned on. The charge stored in the capacitor CL is.
ＮＭＯ８Ｔ 、Ｔ ・・・・・・・・・ＴＮｎ’を
通して放電する。NMO8T, T...Discharge through TNn'.
ＮＩ Ｎ２
ＴＮｌはスイッチング素子として働きＴＮ２〜ＴＮｎ’
放電スピードな遅くするため抵抗棄子として動作する。NI N2 TNl acts as a switching element and TN2 to TNn'
It acts as a resistor to slow down the discharge speed.
上記Ｊ３ ｉ ｎに立下りの信号が入力した場合には、
ＮＭＯ８がオフしてＰＭＯ８がオレする。１゛二Ｔ
、Ｔ を通して容量Ｃは＊、亀される。Ｔ ′はスイ
ッチング素子として働きＴ 〜Ｔ は抵□抗Ｐ２
Ｐｎ
素子として動作する。 □
（ｅｌ 発明の効果
本発明に係る上記実施例回路を用（・た場合の利点を次
に説明する。 ′ □第５図に示した回路に
おけるＰＭＯ８Ｔ 〜ＴＰｎのｔｏ”ｔａｌの１ｍを
ＩＩｍ（Ｔ、、 〜Ｔ、、）、ＮＭＯ８ＴＮｌ〜ＴＮｎ
’のｔｏｔａｌのｙｍをＩ ｍ （Ｔ、 、〜’Ｔ、、
’）どする１、出力信号における立上り遅延ｔ、及び立
下り遅延ｔＮは１時定数τＰ Ｉ ＴＮに比例した値と
なり２
τ、＝＝ （ｃＬ＋ｃ、、 ＋ｃ、Ｎ）／Ｆｒｒｉ（Ｔ
、 １〜ＴＰｎ）・・・（１）τＮ ＝＜ ＣＬ ＋Ｃ
ＪＰ ＋ ＣＪ Ｎ ） ／ Ｉ ｍ （ＴＮ ’１〜
ＴＮｒｌ’） ・・・（２）ここで、ＣおよびＣ′は
Ｔ およびＴ。If a falling signal is input to J3 in above,
NMO8 turns off and PMO8 turns on. 1゛2T
, T through which the capacitance C is expressed as *. T' acts as a switching element, T ~ T is a resistance □P2
Operates as a Pn element. □ (el Effects of the invention) The advantages of using the above-described circuit according to the present invention will be explained below.' □In the circuit shown in FIG. T,, ~T,,), NMO8TNl~TNn
I m (T, , ~'T,,
') The rising delay t and falling delay tN in the output signal are proportional to the time constant τPI TN, and 2 τ, == (cL+c,, +c,N)/Frri(T
, 1~TPn)...(1) τN =< CL +C
JP + CJ N) / I m (TN '1~
TNrl')...(2) Here, C and C' are T and T.
ＪＰ ＪＮ ＰＩの出力信
号線側の接合容量である。JP JN Junction capacitance on the output signal line side of PI.
まず、第１の利点は、遅延時間の変更が遅延素子ＴＰ□
〜ＴＰｎｌＴＮＩ〜ＴＮｎ’ の個数の変・更〔ｇｍ
（Ｔｐ （”□ Ｔｐ Ｈ） ＋ ｇｍ（ＴＮ Ｉ−Ｔ
Ｎｎ’ ） ’）により容易に可能な点である。、遅延
素子□の変更は−ＴｒｍとＴＰｍ、ｋ １１ ＴＮｍ’
とＴＮｍ’＋１の間にｖｃ・。電極・あるいはＧ Ｎ
Ｄ 亀・極をつなげることで可能であり１極形成層の変
更で達成できる。First, the first advantage is that the delay time can be changed using the delay element TP□
~TPnlTNI~Change/Change the number of TNn' [gm
(Tp (”□ Tp H) + gm(TN I-T
This is easily possible due to Nn' ) '). , the change in delay element □ is -Trm and TPm, k 11 TNm'
vc· between and TNm'+1. Electrode or G N
D It is possible by connecting the tortoise and poles, and can be achieved by changing the unipole cambium.
トチンスファーＭＯ８遅延回路の様な、Ｍ２Ｓ間の拡散
層の分離や、インバータ遅延回路の様なゲート形成相か
らの変更がこの実施例では必要にならｌよい。This embodiment may require separation of the diffusion layer between M2S, such as the Tochinsphere MO8 delay circuit, or changes from the gate formation phase, such as the inverter delay circuit.
第２の利点は、上にも述べたように比較的小さい面積内
にレイアクト可能な点である。The second advantage, as mentioned above, is that it can be laid out within a relatively small area.
第３の利点としては、遅延素子の個数の変更が。The third advantage is that the number of delay elements can be changed.
他の遅延時間を決定する要因に影響な与えない点にある
。It has no effect on other factors that determine the delay time.
例えば、ＰＭＯ８側の遅延素子を１段減らした場合
τｐ′＝（ＣＬ ＋ Ｃ、ｓ ｐ ＋ＣＪ’Ｎ ） ｉ
ｙｍｃ Ｔ、、 □〜］＋、 ｎ −１）・・・（３）
職＝（ＣＬ十〇、Ｐ十Ｃ４Ｎ）７ｇｍ（ＴＮ１〜ＴＮｎ
′）・・・（４）
の様になる。For example, if the delay element on the PMO8 side is reduced by one stage, τp' = (CL + C, sp + CJ'N) i
ymc T,, □~]+, n -1)...(3) Job=(CL10, P0C4N)7gm(TN1~TNn
')...(4)
”ＪＰ、ＣＪＮには、スイッチング素子と遅延素子間お
よび遅延素子どうしの間の拡散層の容量が含まれないた
めＣ１＋ＣＪ、＋ＣＪＮは一定である。よって１ｍ（Ｔ
−Ｔ ）がＩＩｍ（Ｔ、、−’Ｉ’Ｐｎ−＋ ）
に変わＰＩ Ｐｎ
−た分だけ考慮すればよく、設計変更を行なう上での大
きな利点となる。"JP and CJN do not include the capacitance of the diffusion layer between the switching element and the delay element and between the delay elements, so C1+CJ and +CJN are constant. Therefore, 1m (T
-T) is IIm(T,, -'I'Pn-+)
It is only necessary to consider PI Pn - instead of , which is a great advantage in making design changes.
第４の利点としては、大きな遅延時間を得るたＷ＞Ｉｆ
Ｃｋ’Ｌ ｔｏｔａｌのＩｒｎ、Ｊｌｒｎ（Ｔ Ｐ １
− Ｔ ｐ ｎ ） ＋ ｊ’ｍ （ＴＮ ｓ 〜ＴＮ
ｎ’ ）の値を小さくすれば良い点にある。すなわち
、ＴＰ２〜ＴＰｎ、ＴＮ２〜ＴＮ ｎ’の１ｍ を小さ
くすれば不”−ＴＰｌｌＴＮｌのｇｍを小さくする必要
はない。一般に、Ｉｍｋ小さくするためには、チャネル
長の長いＭ、Ｏ８な用いるが、Ｔ、１．ＴＮ、について
は、一般的なチャネル長のＭＯＳを用いればよく、これ
は、入力回路の負荷容量が、不必要に大きくならないこ
とを意味ｌ−でいろ。The fourth advantage is that if W>If, a large delay time can be obtained.
Ck'L total's Irn, Jlrn (T P 1
- T p n ) + j'm (TN s ~ TN
The point is that it is sufficient to reduce the value of n'). That is, if 1m of TP2 to TPn and TN2 to TNn' is made small, there is no need to make gm of TPllTNl small.Generally, in order to make Imk small, M and O8, which have a long channel length, are used. For T, 1.TN, a MOS with a general channel length may be used, which means that the load capacity of the input circuit will not become unnecessarily large.
第６図＋ａｌないしくｅｌには、それぞれこの発明に係
る遅延回路の変形例が示されている。FIGS. 6+al to el respectively show modified examples of the delay circuit according to the present invention.
第１図ないし第４図は、それぞれ従来技術の一例な示す
回路図。
第５図は、この発明の一実施例を示す回路図。
第６図ｆａｔないしくｅｌは、それぞれこの発明の他の
一実施例を示す回路図である。
第 １ 図
第 ２ 図
第 ３ 図
第 ４ 図
第 ５ 図
Ｊ1 to 4 are circuit diagrams each showing an example of the prior art. FIG. 5 is a circuit diagram showing one embodiment of the present invention. FIGS. 6, 6, and 6 are circuit diagrams showing other embodiments of the present invention, respectively. Figure 1 Figure 2 Figure 3 Figure 4 Figure 5 Figure J
Claims (1)
イッチング素子の電源（ＧＮＤも含める）側とＪＩＥ源
電極電極間に、１・つ以上の、直接入力につながらない
抵抗素子を入れることにより、出力の立上り１．または
、立下り、スピードケ遅くしたことを特徴、とする遅延
回路。1. Configure an inverter circuit. By inserting one or more resistive elements that are not directly connected to the input between the power supply (including GND) side of the switching element that is directly connected to the output and the JIE source electrode, the rise of the output 1. Or, a delay circuit characterized by slowing down the falling speed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176180A JPH0620176B2 (en) | 1982-10-08 | 1982-10-08 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176180A JPH0620176B2 (en) | 1982-10-08 | 1982-10-08 | Delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5966218A true JPS5966218A (en) | 1984-04-14 |
| JPH0620176B2 JPH0620176B2 (en) | 1994-03-16 |
Family
ID=16009050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57176180A Expired - Lifetime JPH0620176B2 (en) | 1982-10-08 | 1982-10-08 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620176B2 (en) |
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