JP2008262705A - Semiconductor memory device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To increase read-out speed of a data signal with a low cost without using a special process during manufacturing. <P>SOLUTION: In the semiconductor memory device, a delay inverter circuit 10 is constituted of enhancement type transistors Tr2, Tr3, and outputs a read-out signal RS1 in which a clock signal CK2 input from the outside is delayed to a sense amplifier circuit. Since power source voltage supplied to the delay inverter circuit 10 is set low, the enhancement type transistor circuit Tr1 is connected between the delay inverter circuit 10 and a power source VDD. That is, the power source voltage of the delay inverter circuit 10 is set low using the enhancement type transistor TR1 requiring no special process, read-out speed of a data signal is increased in reference voltage and at the high voltage side within an allowable range of the power source voltage. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は半導体記憶装置に関し、特にデータを記憶する半導体記憶装置に関する。   The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that stores data.

ＳＲＡＭ（Static Random Access Memory）の読み出し動作は、一般に、クロック信号を受けてアドレス信号をデコードし、ワード線を選択する。選択されたワード線に接続されたメモリセルは、記憶していたデータ信号を相補ビット線に出力する。センスアンプ回路は、相補ビット線に出力されたデータ信号の差を増幅して出力する。   In a read operation of SRAM (Static Random Access Memory), generally, a clock signal is received, an address signal is decoded, and a word line is selected. The memory cell connected to the selected word line outputs the stored data signal to the complementary bit line. The sense amplifier circuit amplifies and outputs the difference between the data signals output to the complementary bit lines.

図８は、従来のＳＲＡＭの回路ブロック図である。図に示すＳＲＡＭ１００は、コントロール回路（ＣＴ）１０１、アドレスデコーダ回路（ＤＣ）１０２、メモリセル（ＭＣ）１０３ａａ〜１０３ｍｎ、センスアンプ回路（ＳＡ）１０４ａ〜１０４ｎから構成されている。   FIG. 8 is a circuit block diagram of a conventional SRAM. The SRAM 100 shown in the figure includes a control circuit (CT) 101, an address decoder circuit (DC) 102, memory cells (MC) 103aa to 103mn, and sense amplifier circuits (SA) 104a to 104n.

コントロール回路１０１は、アドレス信号ＩＡとクロック信号ＣＫを受信し、アドレスデコーダ回路１０２に送る。また、コントロール回路１０１は、受信したクロック信号ＣＫを所定時間遅延し、読み出し信号ＲＳとしてセンスアンプ回路１０４ａ〜１０４ｎに出力する。   The control circuit 101 receives the address signal IA and the clock signal CK and sends them to the address decoder circuit 102. In addition, the control circuit 101 delays the received clock signal CK for a predetermined time, and outputs it to the sense amplifier circuits 104a to 104n as a read signal RS.

アドレスデコーダ回路１０２は、クロック信号ＣＫを受信して、アドレス信号ＩＡをデコードし、メモリセル１０３ａａ〜１０３ｍｎのワード線ＷＬを選択する。選択されたワード線ＷＬに接続されたメモリセル１０３ａａ〜１０３ｍｎは、記憶していたデータ信号を相補ビット線ＢＬ，ＸＢＬに出力する。   The address decoder circuit 102 receives the clock signal CK, decodes the address signal IA, and selects the word line WL of the memory cells 103aa to 103mn. The memory cells 103aa to 103mn connected to the selected word line WL output the stored data signal to the complementary bit lines BL and XBL.

センスアンプ回路１０４ａ〜１０４ｎは、読み出し信号ＲＳを受信して、相補ビット線ＢＬ，ＸＢＬに出力されているデータ信号の電位差を増幅してメモリデータとして出力する。   The sense amplifier circuits 104a to 104n receive the read signal RS, amplify the potential difference between the data signals output to the complementary bit lines BL and XBL, and output it as memory data.

ところで、センスアンプ回路１０４ａ〜１０４ｎは、相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号が所定の電位差を持たないと、データ信号を正しく増幅することができない。   By the way, the sense amplifier circuits 104a to 104n cannot amplify the data signal correctly unless the data signals output to the complementary bit lines BL and XBL have a predetermined potential difference.

図９は、相補ビット線に出力されるデータ信号を示す。図に示すように、相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号の電位差は、メモリセル１０３ａａ〜１０３ｍｎが選択されてから、時間の経過とともに大きくなる。   FIG. 9 shows a data signal output to the complementary bit line. As shown in the figure, the potential difference between the data signals output to the complementary bit lines BL and XBL increases with the passage of time after the memory cells 103aa to 103mn are selected.

そのため、コントロール回路１０１は、センスアンプ回路１０４ａ〜１０４ｎがデータ信号を正しく増幅できるように、クロック信号ＣＫを遅延させた読み出し信号ＲＳを出力する。このクロック信号ＣＫの遅延は、遅延バッファ回路によって行われる。   Therefore, the control circuit 101 outputs a read signal RS obtained by delaying the clock signal CK so that the sense amplifier circuits 104a to 104n can correctly amplify the data signal. The delay of the clock signal CK is performed by a delay buffer circuit.

図１０は、コントロール回路を示す図で、（ａ）はコントロール回路のブロック図、（ｂ）は遅延バッファ回路の回路図を示す。
図１０（ａ）に示すように、コントロール回路１０１は、パルスジェネレータ（pulse generator）１０１ａと、遅延バッファ回路１０１ｂａ〜１０１ｂｎを有している。コントロール回路１０１のパルスジェネレータ１０１ａは、クロック信号ＣＫを整形し、遅延バッファ回路１０１ｂａに送る。 10A and 10B are diagrams showing a control circuit. FIG. 10A is a block diagram of the control circuit, and FIG. 10B is a circuit diagram of a delay buffer circuit.
As shown in FIG. 10A, the control circuit 101 includes a pulse generator 101a and delay buffer circuits 101ba to 101bn. The pulse generator 101a of the control circuit 101 shapes the clock signal CK and sends it to the delay buffer circuit 101ba.

遅延バッファ回路１０１ｂａは、図１０（ｂ）に示すように、ＰチャネルＭＯＳトランジスタＴｒ７、ＮチャネルＭＯＳトランジスタＴｒ８から構成されるインバータ回路で、クロック信号ＣＫを所定時間遅延させる。遅延バッファ回路１０１ｂｂ〜１０１ｂｎは、遅延バッファ回路１０１ｂａと同じ回路構成である。   As shown in FIG. 10B, the delay buffer circuit 101ba is an inverter circuit including a P-channel MOS transistor Tr7 and an N-channel MOS transistor Tr8, and delays the clock signal CK for a predetermined time. The delay buffer circuits 101bb to 101bn have the same circuit configuration as the delay buffer circuit 101ba.

クロック信号ＣＫは、遅延バッファ回路１０１ｂａ〜１０１ｂｎの多段接続によって所定時間遅延され、読み出し信号ＲＳとして、センスアンプ回路１０４ａ〜１０４ｎへ出力される。   The clock signal CK is delayed for a predetermined time by the multistage connection of the delay buffer circuits 101ba to 101bn, and is output to the sense amplifier circuits 104a to 104n as the read signal RS.

ところで、アドレス信号ＩＡ、クロック信号ＣＫがコントロール回路１０１に入力されてから、メモリセル１０３ａａ〜１０３ｍｎが選択されるまでの選択時間は、ＳＲＡＭ１００に供給される電源電圧に依存する。また、遅延バッファ回路１０１ｂａ〜１０１ｂｎがクロック信号ＣＫを遅延する遅延時間は、ＳＲＡＭ１００に供給される電源電圧に依存する。そして、選択時間、遅延時間の両者の電源依存度は、基本的に同じである。   Incidentally, the selection time from when the address signal IA and the clock signal CK are input to the control circuit 101 until the memory cells 103aa to 103mn are selected depends on the power supply voltage supplied to the SRAM 100. The delay time for which the delay buffer circuits 101ba to 101bn delay the clock signal CK depends on the power supply voltage supplied to the SRAM 100. The power supply dependency of both the selection time and the delay time is basically the same.

図１１は、電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。図に示す波形Ｃ１は、電源電圧とアドレス信号ＩＡ、クロック信号ＣＫがコントロール回路１０１に入力されてから、メモリセル１０３ａａ〜１０３ｍｎが選択されるまでの選択時間との関係を示す。波形Ｃ２は、電源電圧と遅延バッファ回路１０１ｂａ〜１０１ｂｎがクロック信号ＣＫを遅延する遅延時間との関係を示す。波形Ｃ３は、電源電圧と相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号の電位差との関係を示す。波形Ｃ１，Ｃ２に示すように、選択時間と遅延時間は、電源電圧の低下に伴って同じように多くなる。データ信号の電位差は、波形Ｃ３に示すように、電源電圧の低下に伴って小さくなる。   FIG. 11 is a diagram illustrating the relationship between the power supply voltage, the selection time, the delay time, and the potential difference between the data signals. A waveform C1 shown in the figure shows the relationship between the power supply voltage, the address signal IA, and the clock signal CK input to the control circuit 101 and the selection time from when the memory cells 103aa to 103mn are selected. A waveform C2 shows the relationship between the power supply voltage and the delay time in which the delay buffer circuits 101ba to 101bn delay the clock signal CK. A waveform C3 shows the relationship between the power supply voltage and the potential difference between the data signals output to the complementary bit lines BL and XBL. As shown in the waveforms C1 and C2, the selection time and the delay time increase in the same way as the power supply voltage decreases. As shown in the waveform C3, the potential difference of the data signal decreases as the power supply voltage decreases.

電源電圧の許容範囲内の低電圧側においてＳＲＡＭ１００を動作させた場合、メモリセル１０３ａａ〜１０３ｍｎが選択されるまでの選択時間が遅延するとともに、データ信号の電位差は小さくなる。このため、データ信号がセンスアンプ回路１０４ａ〜１０４ｎによって増幅することができる電位差を持つまで、クロック信号ＣＫの遅延時間をより遅延させる必要がある。   When the SRAM 100 is operated on the low voltage side within the allowable range of the power supply voltage, the selection time until the memory cells 103aa to 103mn are selected is delayed and the potential difference between the data signals is reduced. Therefore, it is necessary to further delay the delay time of the clock signal CK until the data signal has a potential difference that can be amplified by the sense amplifier circuits 104a to 104n.

従って、動作を保証するため、電源電圧の許容範囲内の最低電圧において、データ信号がセンスアンプ回路１０４ａ〜１０４ｎによって増幅することができる電位差を持つまで、クロック信号ＣＫを遅延させる必要がある。そのため、遅延バッファ回路を追加接続する必要がある。   Therefore, in order to guarantee the operation, it is necessary to delay the clock signal CK until the data signal has a potential difference that can be amplified by the sense amplifier circuits 104a to 104n at the lowest voltage within the allowable range of the power supply voltage. Therefore, it is necessary to additionally connect a delay buffer circuit.

しかし、電源電圧の許容範囲内の標準電圧、高電圧側では、必要以上の遅延時間を持ってしまい、データ信号の読み出しの高速化の妨げになる。特開平９−２５１７９３に示す半導体記憶装置及びデータ処理装置によって、この高速化の妨げを解消することも可能であるが、デプレッションタイプ・トランジスタでは、しきい電圧制御用のイオン注入工程など特別プロセスを必要とするため、高コストになるという問題点があった。   However, on the standard voltage and high voltage side within the allowable range of the power supply voltage, the delay time is longer than necessary, which hinders the speeding up of data signal reading. Although it is possible to eliminate this hindrance to speeding up by the semiconductor memory device and data processing device disclosed in Japanese Patent Application Laid-Open No. 9-251793, a depletion type transistor has a special process such as an ion implantation step for controlling the threshold voltage. Since it is necessary, there was a problem of high cost.

本発明はこのような点に鑑みてなされたものであり、特別プロセスを用いることなく低コストで、データ信号の読み出し動作の高速化ができる半導体記憶装置を提供することを目的とする。   The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor memory device capable of speeding up a data signal read operation at low cost without using a special process.

本発明では、上記課題を解決するために、データを記憶する半導体記憶装置において、複数のメモリセルから出力されるデータ信号を、読み出し信号を受けて増幅し出力するセンスアンプ回路と、外部から入力されるクロック信号を遅延して前記読み出し信号を出力するための遅延インバータ回路と、前記遅延インバータ回路に供給される電源電圧を低く設定し、前記読み出し信号の遅延時間の電源電圧依存と、前記複数のメモリセルから出力される前記データ信号の出力時間の電源電圧依存とに差を生じさせる、前記遅延インバータ回路と電源の間に接続されるエンハンスメントタイプ・トランジスタ回路と、前記外部から入力されるクロック信号に基づいてアドレス信号をデコードし、前記複数のメモリセルのワード線を選択するアドレスデコーダと、を有することを特徴とする半導体記憶装置が提供される。 In the present invention, in order to solve the above-described problem, in a semiconductor memory device that stores data, a sense amplifier circuit that receives and amplifies and outputs a data signal output from a plurality of memory cells, and an external input A delay inverter circuit for delaying a clock signal to be output and outputting the read signal, a power supply voltage supplied to the delay inverter circuit is set low, the delay time dependence of the read signal is dependent on the power supply voltage, and the plurality An enhancement type transistor circuit connected between the delay inverter circuit and a power source, which causes a difference in power supply voltage dependence of the output time of the data signal output from the memory cell, and a clock input from the outside An address signal is decoded based on the signal, and an address for selecting a word line of the plurality of memory cells is selected. The semiconductor memory device characterized by having a decoder, is provided.

このような半導体記憶装置によれば、エンハンスメントタイプ・トランジスタ回路によって、遅延インバータ回路の電源を低く設定し、読み出し信号の遅延時間の電源電圧依存とメモリセルから出力されるデータ信号の出力時間の電源電圧依存とに差を生じさせることにより、特別なプロセスを用いることなく、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化する。   According to such a semiconductor memory device, the power supply of the delay inverter circuit is set low by the enhancement type transistor circuit, the power supply voltage depends on the power supply voltage of the delay time of the read signal, and the power supply of the output time of the data signal output from the memory cell By making a difference from the voltage dependence, the data signal can be read at high speed on the standard voltage and high voltage side within the allowable range of the power supply voltage at low cost without using a special process.

本発明では、遅延インバータ回路に供給される電源電圧を低く設定し、読み出し信号の遅延時間の電源電圧依存と、複数のメモリセルから出力されるデータ信号の出力時間の電源電圧依存とに差を生じさせる、遅延インバータ回路と電源の間に接続されるエンハンスメントタイプ・トランジスタ回路を備えるようにした。   In the present invention, the power supply voltage supplied to the delay inverter circuit is set low, and the difference between the power supply voltage dependence of the read signal delay time and the power supply voltage dependence of the output time of the data signal output from the plurality of memory cells. An enhancement type transistor circuit connected between the delay inverter circuit and the power source is generated.

これにより、特別なプロセスを用いることなく低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。   As a result, it is possible to speed up reading of the data signal on the standard voltage and high voltage side within the allowable range of the power supply voltage at low cost without using a special process.

以下、本発明の第１の実施の形態を図面を参照して説明する。
図２は、本発明の第１の実施の形態に係るＳＲＡＭの回路ブロック図を示す。ＳＲＡＭ１０は、コントロール回路（ＣＴ）２０、アドレスデコーダ回路（ＤＣ）３０、メモリセル（ＭＣ）４０ａａ〜４０ｍｎ、センスアンプ回路（ＳＡ）５０ａ〜５０ｎから構成されている。 Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
FIG. 2 is a circuit block diagram of the SRAM according to the first embodiment of the present invention. The SRAM 10 includes a control circuit (CT) 20, an address decoder circuit (DC) 30, memory cells (MC) 40aa to 40mn, and sense amplifier circuits (SA) 50a to 50n.

コントロール回路２０は、外部からのアドレス信号ＩＡ、クロック信号ＣＫ１を受信し、アドレスデコーダ回路３０に送る。また、コントロール回路２０は、受信したクロック信号ＣＫ１を所定時間遅延し、読み出し信号ＲＳｎとしてセンスアンプ回路５０ａ〜５０ｎに出力する。   The control circuit 20 receives an address signal IA and a clock signal CK 1 from the outside and sends them to the address decoder circuit 30. In addition, the control circuit 20 delays the received clock signal CK1 for a predetermined time, and outputs it to the sense amplifier circuits 50a to 50n as the read signal RSn.

アドレスデコーダ回路３０は、クロック信号ＣＫ１を受信して、アドレス信号ＩＡをデコードし、メモリセル４０ａａ〜４０ｍｎのワード線ＷＬを選択する。選択されたワード線ＷＬに接続されたメモリセル４０ａａ〜４０ｍｎは、記憶していたデータ信号を相補ビット線ＢＬ，ＸＢＬに出力する。   The address decoder circuit 30 receives the clock signal CK1, decodes the address signal IA, and selects the word lines WL of the memory cells 40aa to 40mn. Memory cells 40aa to 40mn connected to the selected word line WL output the stored data signal to the complementary bit lines BL and XBL.

センスアンプ回路５０ａ〜５０ｎは、読み出し信号ＲＳｎを受信して、相補ビット線ＢＬ，ＸＢＬに出力されているデータ信号の電位差を増幅してメモリデータとして出力する。   The sense amplifier circuits 50a to 50n receive the read signal RSn, amplify the potential difference between the data signals output to the complementary bit lines BL and XBL, and output it as memory data.

センスアンプ回路５０ａ〜５０ｎは、相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号が所定の電位差を持たないと、データ信号を正しく増幅することができない。そのため、コントロール回路２０は、アドレス信号ＩＡ、クロック信号ＣＫ１が入力されてから、相補ビット線ＢＬ，ＸＢＬに、センスアンプ回路５０ａ〜５０ｎがデータ信号を増幅できる電位差が出力されるまで、クロック信号ＣＫ１を遅延する。すなわち、相補ビット線ＢＬ，ＸＢＬ間に、所定の電位差が生じたときに、読み出し信号ＲＳｎがセンスアンプ回路５０ａ〜５０ｎに出力される。   The sense amplifier circuits 50a to 50n cannot amplify the data signal correctly unless the data signal output to the complementary bit lines BL and XBL has a predetermined potential difference. Therefore, after the address signal IA and the clock signal CK1 are input, the control circuit 20 outputs the clock signal CK1 until the potential difference that allows the sense amplifier circuits 50a to 50n to amplify the data signal is output to the complementary bit lines BL and XBL. To delay. That is, when a predetermined potential difference is generated between the complementary bit lines BL and XBL, the read signal RSn is output to the sense amplifier circuits 50a to 50n.

図３は、コントロール回路の回路ブロック図を示す。図に示すように、コントロール回路２０は、パルスジェネレータ（pulse generator）２１と、遅延バッファ回路２２ａ〜２２ｎを有している。   FIG. 3 shows a circuit block diagram of the control circuit. As shown in the figure, the control circuit 20 includes a pulse generator 21 and delay buffer circuits 22a to 22n.

コントロール回路２０のパルスジェネレータ２１は、クロック信号ＣＫ１を整形し、クロック信号ＣＫ２を遅延バッファ回路２２ａ〜２２ｎに送る。遅延バッファ回路２２ａは、クロック信号ＣＫ２を遅延し、読み出し信号ＲＳ１を出力する。以下、遅延バッファ回路２２ｂ〜２２ｎは、読み出し信号ＲＳ１を読み出し信号ＲＳ２〜ＲＳｎと遅延して出力する。遅延バッファ回路が直列に多く接続されているほど、クロック信号ＣＫ２は、より遅延される。   The pulse generator 21 of the control circuit 20 shapes the clock signal CK1 and sends the clock signal CK2 to the delay buffer circuits 22a to 22n. The delay buffer circuit 22a delays the clock signal CK2 and outputs a read signal RS1. Hereinafter, the delay buffer circuits 22b to 22n output the read signal RS1 with a delay from the read signals RS2 to RSn. The more delay buffer circuits are connected in series, the more delayed the clock signal CK2.

図１は、遅延バッファ回路の回路図を示す。図に示すように遅延バッファ回路２２ａは、エンハンスメントタイプのＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタＴｒ１，Ｔｒ３、エンハンスメントタイプのＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＴｒ２から構成される。   FIG. 1 shows a circuit diagram of a delay buffer circuit. As shown in the figure, the delay buffer circuit 22a is composed of enhancement-type P-channel MOS (PMOS) transistors Tr1 and Tr3 and enhancement-type N-channel MOS (NMOS) transistors Tr2.

ＰＭＯＳトランジスタＴｒ３のソースは、ＳＲＡＭに供給されている電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＴｒ３のゲートとドレインは接続されており、ＰＭＯＳトランジスタＴｒ３のソース−ドレイン間は、ダイオードと同じ作用をする。   The source of the PMOS transistor Tr3 is connected to the power supply VDD supplied to the SRAM. The gate and drain of the PMOS transistor Tr3 are connected, and the source and drain of the PMOS transistor Tr3 have the same action as a diode.

ＰＭＯＳトランジスタＴｒ１のソースは、ＰＭＯＳトランジスタＴｒ３のゲート、ソースに接続されている。
ＮＭＯＳトランジスタＴｒ２のドレインは、ＰＭＯＳトランジスタＴｒ１のドレインに接続されている。ＮＭＯＳトランジスタＴｒ２のゲートは、ＰＭＯＳトランジスタＴｒ１のゲートに接続されている。ＮＭＯＳトランジスタＴｒ２のソースは、ＳＲＡＭ１に供給される電源ＶＳＳに接続されている。なお、電源ＶＤＤ，ＶＳＳの電圧には、電源ＶＤＤ＞電源ＶＳＳの関係がある。例えば、電源ＶＤＤは、電源の正極で、電源ＶＳＳは、グランドである。 The source of the PMOS transistor Tr1 is connected to the gate and source of the PMOS transistor Tr3.
The drain of the NMOS transistor Tr2 is connected to the drain of the PMOS transistor Tr1. The gate of the NMOS transistor Tr2 is connected to the gate of the PMOS transistor Tr1. The source of the NMOS transistor Tr2 is connected to the power supply VSS supplied to the SRAM1. The voltages of the power supplies VDD and VSS have a relationship of power supply VDD> power supply VSS. For example, the power supply VDD is the positive electrode of the power supply, and the power supply VSS is the ground.

ＰＭＯＳトランジスタＴｒ１、ＮＭＯＳトランジスタＴｒ２によって、遅延インバータ回路２２ａａが構成される。そして、遅延インバータ回路２２ａａに供給される電源ＶＤＤが、ダイオード接続されたＰＭＯＳトランジスタＴｒ３によって下げられる。すなわち、ＰＭＯＳトランジスタＴｒ１、ＮＭＯＳトランジスタＴｒ２によって構成された遅延インバータ回路２２ａａは、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。   The PMOS transistor Tr1 and the NMOS transistor Tr2 constitute a delay inverter circuit 22aa. Then, the power supply VDD supplied to the delay inverter circuit 22aa is lowered by the diode-connected PMOS transistor Tr3. That is, the delay inverter circuit 22aa constituted by the PMOS transistor Tr1 and the NMOS transistor Tr2 is driven with a lower power supply voltage than when driven by the power supplies VDD and VSS, and the delay time for delaying the clock signal CK2 is long. Become.

なお、遅延バッファ回路２２ｂ〜２２ｎは、遅延バッファ回路２２ａと同じ回路構成であり、その説明は省略する。
図４は、電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。 Note that the delay buffer circuits 22b to 22n have the same circuit configuration as the delay buffer circuit 22a, and a description thereof will be omitted.
FIG. 4 is a diagram illustrating the relationship between the power supply voltage, the selection time, the delay time, and the potential difference between the data signals.

図に示す波形Ａ１は、電源電圧とアドレス信号ＩＡ、クロック信号ＣＫ１がコントロール回路２０に入力されてから、メモリセル４０ａａ〜４０ｍｎが選択されるまでの選択時間との関係を示す。   A waveform A1 shown in the drawing shows the relationship between the power supply voltage, the address signal IA, and the clock signal CK1 input to the control circuit 20 and the selection time from when the memory cells 40aa to 40mn are selected.

波形Ａ２ａは、電源電圧と遅延バッファ回路２２ａ〜２２ｎがクロック信号ＣＫ１を遅延する遅延時間との関係を示す。
波形Ａ２ｂは、電源電圧と図１においてＰＭＯＳトランジスタＴｒ３が接続されない場合の遅延バッファ回路（従来の遅延バッファ回路）がクロック信号ＣＫ１を遅延する遅延時間との関係を示す。 A waveform A2a shows the relationship between the power supply voltage and the delay time in which the delay buffer circuits 22a to 22n delay the clock signal CK1.
A waveform A2b shows the relationship between the power supply voltage and the delay time in which the delay buffer circuit (conventional delay buffer circuit) delays the clock signal CK1 when the PMOS transistor Tr3 is not connected in FIG.

波形Ａ３は、電源電圧と遅延時間のタイミング調整がおこなわれた遅延バッファ回路２２ａ〜２２ｎがクロック信号ＣＫ１を遅延する遅延時間の関係を示す。
波形Ａ４は、電源電圧と相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号の電位差との関係を示す。 A waveform A3 shows the relationship between the delay time of delaying the clock signal CK1 by the delay buffer circuits 22a to 22n in which the timing adjustment of the power supply voltage and the delay time is performed.
A waveform A4 shows the relationship between the power supply voltage and the potential difference between the data signals output to the complementary bit lines BL and XBL.

遅延バッファ回路２２ａ〜２２ｎは、供給される電源ＶＤＤをダイオード接続されたＰＭＯＳトランジスタＴｒ３によって下げられる。これにより、従来の遅延インバータ回路に対し、信号を遅延する遅延時間が長くなる。すなわち、波形Ａ２ａは、波形Ａ２ｂを電源電圧の高い方へ（図中において右方）シフトさせた状態となる。   In the delay buffer circuits 22a to 22n, the supplied power VDD is lowered by a diode-connected PMOS transistor Tr3. Thereby, the delay time for delaying the signal becomes longer than that of the conventional delay inverter circuit. That is, the waveform A2a is a state in which the waveform A2b is shifted to the higher power supply voltage (rightward in the figure).

このままでは、遅延時間がかかりすぎなので、遅延バッファ回路２２ａ〜２２ｎの接続数を減らすなどをして、遅延時間のタイミング調整を行う。遅延バッファ回路２２ａ〜２２ｎの接続数を減らした場合、波形Ａ３に示すように、波形Ａ２は、遅延時間が減る方向（図中において下方）へシフトされる。   Since the delay time is too long as it is, the delay time is adjusted by reducing the number of connections of the delay buffer circuits 22a to 22n. When the number of connections of the delay buffer circuits 22a to 22n is reduced, the waveform A2 is shifted in a direction (downward in the figure) in which the delay time is reduced, as shown in the waveform A3.

ここで、波形Ａ１と波形Ａ３を比較すると、矢印Ｂ１，Ｂ２に示すように、電圧電源が低くなるに連れて、波形Ａ３の遅延時間と波形Ａ１の選択時間との時間差は大きくなる。
すなわち、電源電圧の許容範囲内の低電圧側においては、アドレス信号ＩＡがコントロール回路２０に入力されてからメモリセル４０ａａ〜４０ｍｎが選択されるまでの選択時間より、クロック信号ＣＫ１は、十分遅延される。そして、電源電圧が高電圧側に近づくにつれて、遅延時間と選択時間の時間差は、減少される。 Here, when comparing the waveform A1 and the waveform A3, as indicated by arrows B1 and B2, the time difference between the delay time of the waveform A3 and the selection time of the waveform A1 increases as the voltage power source decreases.
That is, on the low voltage side within the allowable range of the power supply voltage, the clock signal CK1 is sufficiently delayed from the selection time from when the address signal IA is input to the control circuit 20 until the memory cells 40aa to 40mn are selected. The As the power supply voltage approaches the high voltage side, the time difference between the delay time and the selection time is reduced.

このように、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。   In this way, by using an enhancement transistor that does not require a special process, the power supply voltage of the delay inverter circuit is set low, so that the data signal can be read on the standard voltage and high voltage sides within the allowable range of the power supply voltage. The speed can be increased.

次に本発明の第２の実施の形態を図面を参照して説明する。第２の実施の形態では、第１の実施の形態に対し図１に示した遅延バッファ回路２２ａの構成が一部異なり、以下では遅延バッファ回路のみを説明する。   Next, a second embodiment of the present invention will be described with reference to the drawings. In the second embodiment, the configuration of the delay buffer circuit 22a shown in FIG. 1 is partially different from that of the first embodiment, and only the delay buffer circuit will be described below.

図５は、本発明の第２の実施の形態に係る遅延バッファ回路の回路図を示す。図１に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路６１は、遅延インバータ回路２２ａａ、エンハンスメントタイプのＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＴｒ４から構成される。   FIG. 5 is a circuit diagram of a delay buffer circuit according to the second embodiment of the present invention. The same elements as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. The delay buffer circuit 61 shown in the figure includes a delay inverter circuit 22aa and an enhancement type N-channel MOS (NMOS) transistor Tr4.

ＮＭＯＳトランジスタＴｒ４のソースは、電源ＶＳＳに接続されている。ＮＭＯＳトランジスタＴｒ４のゲートとドレインは、遅延インバータ回路２２ａａのＮＭＯＳトランジスタＴｒ２のソースに接続されている。ＮＭＯＳトランジスタＴｒ４のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。   The source of the NMOS transistor Tr4 is connected to the power supply VSS. The gate and drain of the NMOS transistor Tr4 are connected to the source of the NMOS transistor Tr2 of the delay inverter circuit 22aa. Between the source and drain of the NMOS transistor Tr4, the gate and drain are connected to perform the same action as a diode.

遅延インバータ回路２２ａａのＰＭＯＳトランジスタＴｒ１のソースは、電源ＶＤＤに接続されている。
このように、ダイオード接続されたＮＭＯＳトランジスタＴｒ４を、遅延インバータ回路２２ａａと電源ＶＳＳの間に接続することにより、遅延バッファ回路６１は、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。 The source of the PMOS transistor Tr1 of the delay inverter circuit 22aa is connected to the power supply VDD.
In this way, by connecting the diode-connected NMOS transistor Tr4 between the delay inverter circuit 22aa and the power supply VSS, the delay buffer circuit 61 is driven at a lower power supply voltage than when driven by the power supplies VDD and VSS. Therefore, the delay time for delaying the clock signal CK2 becomes long.

すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。   That is, by using an enhancement transistor that does not require a special process, the power supply voltage of the delay inverter circuit is set low, so that data signals can be read on the standard voltage and high voltage sides within the allowable range of the power supply voltage at low cost. Can be speeded up.

次に本発明の第３の実施の形態を図面を参照して説明する。第３の実施の形態では、第１の実施の形態に対し図１に示した遅延バッファ回路の構成が一部異なり、以下では遅延バッファ回路のみを説明する。   Next, a third embodiment of the present invention will be described with reference to the drawings. In the third embodiment, the configuration of the delay buffer circuit shown in FIG. 1 is partially different from that of the first embodiment, and only the delay buffer circuit will be described below.

図６は、本発明の第３の実施の形態に係る遅延バッファ回路の回路図を示す。なお、図１に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路６２は、遅延インバータ回路２２ａａ、エンハンスメントタイプのＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＴｒ５から構成される。   FIG. 6 is a circuit diagram of a delay buffer circuit according to the third embodiment of the present invention. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. The delay buffer circuit 62 shown in the figure includes a delay inverter circuit 22aa and an enhancement type N-channel MOS (NMOS) transistor Tr5.

ＮＭＯＳトランジスタＴｒ５のゲート、ドレインは、電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＴｒ５のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。ＮＭＯＳトランジスタＴｒ５のソースは、遅延インバータ回路２２ａａのＰＭＯＳトランジスタＴｒ１のソースに接続されている。   The gate and drain of the NMOS transistor Tr5 are connected to the power supply VDD. Between the source and drain of the NMOS transistor Tr5, the gate and drain are connected to perform the same action as a diode. The source of the NMOS transistor Tr5 is connected to the source of the PMOS transistor Tr1 of the delay inverter circuit 22aa.

遅延インバータ回路２２ａａのＮＭＯＳトランジスタＴｒ２のソースは、電源ＶＳＳに接続されている。
このように、ダイオード接続されたＮＭＯＳトランジスタＴｒ５を、遅延インバータ回路２２ａａと電源ＶＤＤの間に接続することにより、遅延バッファ回路６２は、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。 The source of the NMOS transistor Tr2 of the delay inverter circuit 22aa is connected to the power supply VSS.
Thus, by connecting the diode-connected NMOS transistor Tr5 between the delay inverter circuit 22aa and the power supply VDD, the delay buffer circuit 62 is driven with a power supply voltage lower than when it is driven with the power supplies VDD and VSS. Therefore, the delay time for delaying the clock signal CK2 becomes long.

すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。   That is, by using an enhancement transistor that does not require a special process, the power supply voltage of the delay inverter circuit is set low, so that data signals can be read on the standard voltage and high voltage sides within the allowable range of the power supply voltage at low cost. Can be speeded up.

次に本発明の第４の実施の形態を図面を参照して説明する。第４の実施の形態では、第１の実施の形態に対し図１に示した遅延バッファ回路の構成が一部異なり、以下では遅延バッファ回路のみを説明する。   Next, a fourth embodiment of the present invention will be described with reference to the drawings. In the fourth embodiment, the configuration of the delay buffer circuit shown in FIG. 1 is partially different from that of the first embodiment, and only the delay buffer circuit will be described below.

図７は、本発明の第４の実施の形態に係る遅延バッファ回路の回路図を示す。なお、図１に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路６３は、遅延インバータ回路２２ａａ、エンハンスメントタイプのＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタＴｒ６から構成される。   FIG. 7 is a circuit diagram of a delay buffer circuit according to the fourth embodiment of the present invention. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. The delay buffer circuit 63 shown in the figure includes a delay inverter circuit 22aa and an enhancement type P-channel MOS (PMOS) transistor Tr6.

ＰＭＯＳトランジスタＴｒ６のゲートとドレインは、電源ＶＳＳに接続されている。ＰＭＯＳトランジスタＴｒ６のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。ＰＭＯＳトランジスタＴｒ６のソースは、遅延インバータ回路２２ａａのＮＭＯＳトランジスタＴｒ２のソースに接続されている。   The gate and drain of the PMOS transistor Tr6 are connected to the power supply VSS. The source-drain of the PMOS transistor Tr6 has the same effect as a diode due to the connection between the gate and the drain. The source of the PMOS transistor Tr6 is connected to the source of the NMOS transistor Tr2 of the delay inverter circuit 22aa.

遅延インバータ回路２２ａａのＰＭＯＳトランジスタＴｒ１のソースは、電源ＶＤＤに接続されている。
このように、ダイオード接続されたＮＭＯＳトランジスタＴｒ６を、遅延インバータ回路２２ａａと電源ＶＳＳの間に接続することにより、遅延バッファ回路６２は、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。 The source of the PMOS transistor Tr1 of the delay inverter circuit 22aa is connected to the power supply VDD.
In this way, by connecting the diode-connected NMOS transistor Tr6 between the delay inverter circuit 22aa and the power supply VSS, the delay buffer circuit 62 is driven at a lower power supply voltage than when driven by the power supplies VDD and VSS. Therefore, the delay time for delaying the clock signal CK2 becomes long.

すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。   That is, by using an enhancement transistor that does not require a special process, the power supply voltage of the delay inverter circuit is set low, so that data signals can be read on the standard voltage and high voltage sides within the allowable range of the power supply voltage at low cost. Can be speeded up.

遅延バッファ回路の回路図を示す。The circuit diagram of a delay buffer circuit is shown. 本発明の第１の実施の形態に係るＳＲＡＭの回路ブロック図を示す。1 is a circuit block diagram of an SRAM according to a first embodiment of the present invention. コントロール回路の回路ブロック図を示す。The circuit block diagram of a control circuit is shown. 電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。It is a figure which shows the relationship between a power supply voltage, selection time, delay time, and the potential difference of a data signal. 本発明の第２の実施の形態に係る遅延バッファ回路の回路図を示す。FIG. 3 shows a circuit diagram of a delay buffer circuit according to a second embodiment of the present invention. 本発明の第３の実施の形態に係る遅延バッファ回路の回路図を示す。FIG. 5 shows a circuit diagram of a delay buffer circuit according to a third embodiment of the present invention. 本発明の第４の実施の形態に係る遅延バッファ回路の回路図を示す。FIG. 6 shows a circuit diagram of a delay buffer circuit according to a fourth embodiment of the present invention. 従来のＳＲＡＭの回路ブロック図である。It is a circuit block diagram of a conventional SRAM. 相補ビット線に出力されるデータ信号を示す。The data signal output to a complementary bit line is shown. コントロール回路を示す図で、（ａ）はコントロール回路のブロック図、（ｂ）は遅延バッファ回路の回路図を示す。FIG. 2A is a block diagram of a control circuit, and FIG. 2B is a circuit diagram of a delay buffer circuit. 電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。It is a figure which shows the relationship between a power supply voltage, selection time, delay time, and the potential difference of a data signal.

符号の説明Explanation of symbols

１０ ＳＲＡＭ
２０ コントロール回路
２２ａ〜２２ｎ，６１〜６３ 遅延バッファ回路
２２ａａ 遅延インバータ回路
３０ アドレスデコーダ
４０ａａ〜４０ｍｎ メモリセル
５０ センスアンプ回路
Ｔｒ１，Ｔｒ３，Ｔｒ６，Ｔｒ７ ＰチャネルＭＯＳトランジスタ
Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ８ ＮチャネルＭＯＳトランジスタ 10 SRAM
20 control circuit 22a-22n, 61-63 delay buffer circuit 22aa delay inverter circuit 30 address decoder 40aa-40mn memory cell 50 sense amplifier circuit Tr1, Tr3, Tr6, Tr7 P channel MOS transistor Tr2, Tr4, Tr5, Tr8 N channel MOS Transistor

Claims (5)

データを記憶する半導体記憶装置において、
複数のメモリセルから出力されるデータ信号を、読み出し信号を受けて増幅し出力するセンスアンプ回路と、
外部から入力されるクロック信号を遅延して前記読み出し信号を出力するための遅延インバータ回路と、
前記遅延インバータ回路に供給される電源電圧を低く設定し、前記読み出し信号の遅延時間の電源電圧依存と、前記複数のメモリセルから出力される前記データ信号の出力時間の電源電圧依存とに差を生じさせる、前記遅延インバータ回路と電源の間に接続されるエンハンスメントタイプ・トランジスタ回路と、
前記外部から入力されるクロック信号に基づいてアドレス信号をデコードし、前記複数のメモリセルのワード線を選択するアドレスデコーダと、
を有することを特徴とする半導体記憶装置。 In a semiconductor memory device for storing data,
A sense amplifier circuit that receives and amplifies a data signal output from a plurality of memory cells, and outputs the data signal;
A delay inverter circuit for delaying a clock signal input from the outside and outputting the read signal;
The power supply voltage supplied to the delay inverter circuit is set low, and the difference between the power supply voltage dependence of the delay time of the read signal and the power supply voltage dependence of the output time of the data signal output from the plurality of memory cells. An enhancement-type transistor circuit connected between the delay inverter circuit and a power source,
An address decoder that decodes an address signal based on a clock signal input from the outside and selects a word line of the plurality of memory cells;
A semiconductor memory device comprising: 前記エンハンスメントタイプ・トランジスタ回路は、ゲートとドレインとが接続されたＰチャネルＭＯＳトランジスタであり、前記遅延インバータ回路と前記電源の高電圧側との間に接続されることを特徴とする請求項１記載の半導体記憶装置。   2. The enhancement type transistor circuit is a P-channel MOS transistor having a gate and a drain connected to each other, and is connected between the delay inverter circuit and a high voltage side of the power supply. Semiconductor memory device. 前記エンハンスメントタイプ・トランジスタ回路は、ゲートとドレインとが接続されたＮチャネルＭＯＳトランジスタであり、前記遅延インバータ回路と前記電源の低電圧側との間に接続されることを特徴とする請求項１記載の半導体記憶装置。   2. The enhancement type transistor circuit is an N-channel MOS transistor having a gate and a drain connected to each other, and is connected between the delay inverter circuit and a low voltage side of the power supply. Semiconductor memory device. 前記エンハンスメントタイプ・トランジスタ回路は、ゲートとドレインとが接続されたＮチャネルＭＯＳトランジスタであり、前記遅延インバータ回路と前記電源の高電圧側との間に接続されることを特徴とする請求項１記載の半導体記憶装置。   2. The enhancement type transistor circuit is an N-channel MOS transistor having a gate and a drain connected to each other, and is connected between the delay inverter circuit and a high voltage side of the power supply. Semiconductor memory device. 前記エンハンスメントタイプ・トランジスタ回路は、ゲートとドレインとが接続されたＰチャネルＭＯＳトランジスタであり、前記遅延インバータ回路と前記電源の低電圧側との間に接続されることを特徴とする請求項１記載の半導体記憶装置。   2. The enhancement type transistor circuit is a P-channel MOS transistor having a gate and a drain connected to each other, and is connected between the delay inverter circuit and a low voltage side of the power supply. Semiconductor memory device.
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