JP2004071027A - Semiconductor memory device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にデータを記憶する半導体記憶装置に関する。
【0002】
【従来の技術】
SRAM(Static Random Access Memory)の読み出し動作は、一般に、クロック信号を受けてアドレス信号をデコードし、ワード線を選択する。選択されたワード線に接続されたメモリセルは、記憶していたデータ信号を相補ビット線に出力する。センスアンプ回路は、相補ビット線に出力されたデータ信号の差を増幅して出力する。
【0003】
図8は、従来のSRAMの回路ブロック図である。図に示すSRAM100は、コントロール回路(CT)101、アドレスデコーダ回路(DC)102、メモリセル(MC)103aa〜103mn、センスアンプ回路(SA)104a〜104nから構成されている。
【0004】
コントロール回路101は、アドレス信号IAとクロック信号CKを受信し、アドレスデコーダ回路102に送る。また、コントロール回路101は、受信したクロック信号CKを所定時間遅延し、読み出し信号RSとしてセンスアンプ回路104a〜104nに出力する。
【0005】
アドレスデコーダ回路102は、クロック信号CKを受信して、アドレス信号IAをデコードし、メモリセル103aa〜103mnのワード線WLを選択する。選択されたワード線WLに接続されたメモリセル103aa〜103mnは、記憶していたデータ信号を相補ビット線BL,XBLに出力する。
【0006】
センスアンプ回路104a〜104nは、読み出し信号RSを受信して、相補ビット線BL,XBLに出力されているデータ信号の電位差を増幅してメモリデータとして出力する。
【0007】
ところで、センスアンプ回路104a〜104nは、相補ビット線BL,XBLに出力されるデータ信号が所定の電位差を持たないと、データ信号を正しく増幅することができない。
【0008】
図9は、相補ビット線に出力されるデータ信号を示す。図に示すように、相補ビット線BL,XBLに出力されるデータ信号の電位差は、メモリセル103aa〜103mnが選択されてから、時間の経過とともに大きくなる。
【0009】
そのため、コントロール回路101は、センスアンプ回路104a〜104nがデータ信号を正しく増幅できるように、クロック信号CKを遅延させた読み出し信号RSを出力する。このクロック信号CKの遅延は、遅延バッファ回路によって行われる。
【0010】
図10は、コントロール回路を示す図で、(a)はコントロール回路のブロック図、(b)は遅延バッファ回路の回路図を示す。
図10(a)に示すように、コントロール回路101は、パルスジェネレータ(pulse generator)101aと、遅延バッファ回路101ba〜101bnを有している。コントロール回路101のパルスジェネレータ101aは、クロック信号CKを整形し、遅延バッファ回路101baに送る。
【0011】
遅延バッファ回路101baは、図10(b)に示すように、PチャネルMOSトランジスタTr7、NチャネルMOSトランジスタTr8から構成されるインバータ回路で、クロック信号CKを所定時間遅延させる。遅延バッファ回路101bb〜101bnは、遅延バッファ回路101baと同じ回路構成である。
【0012】
クロック信号CKは、遅延バッファ回路101ba〜101bnの多段接続によって所定時間遅延され、読み出し信号RSとして、センスアンプ回路104a〜104nへ出力される。
【0013】
【発明が解決しようとする課題】
ところで、アドレス信号IA、クロック信号CKがコントロール回路101に入力されてから、メモリセル103aa〜103mnが選択されるまでの選択時間は、SRAM100に供給される電源電圧に依存する。また、遅延バッファ回路101ba〜101bnがクロック信号CKを遅延する遅延時間は、SRAM100に供給される電源電圧に依存する。そして、選択時間、遅延時間の両者の電源依存度は、基本的に同じである。
【0014】
図11は、電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。図に示す波形C1は、電源電圧とアドレス信号IA、クロック信号CKがコントロール回路101に入力されてから、メモリセル103aa〜103mnが選択されるまでの選択時間との関係を示す。波形C2は、電源電圧と遅延バッファ回路101ba〜101bnがクロック信号CKを遅延する遅延時間との関係を示す。波形C3は、電源電圧と相補ビット線BL,XBLに出力されるデータ信号の電位差との関係を示す。波形C1,C2に示すように、選択時間と遅延時間は、電源電圧の低下に伴って同じように多くなる。データ信号の電位差は、波形C3に示すように、電源電圧の低下に伴って小さくなる。
【0015】
電源電圧の許容範囲内の低電圧側においてSRAM100を動作させた場合、メモリセル103aa〜103mnが選択されるまでの選択時間が遅延するとともに、データ信号の電位差は小さくなる。このため、データ信号がセンスアンプ回路104a〜104nによって増幅することができる電位差を持つまで、クロック信号CKの遅延時間をより遅延させる必要がある。
【0016】
従って、動作を保証するため、電源電圧の許容範囲内の最低電圧において、データ信号がセンスアンプ回路104a〜104nによって増幅することができる電位差を持つまで、クロック信号CKを遅延させる必要がある。そのため、遅延バッファ回路を追加接続する必要がある。
【0017】
しかし、電源電圧の許容範囲内の標準電圧、高電圧側では、必要以上の遅延時間を持ってしまい、データ信号の読み出しの高速化の妨げになる。特開平9−251793に示す半導体記憶装置及びデータ処理装置によって、この高速化の妨げを解消することも可能であるが、デプレッションタイプ・トランジスタでは、しきい電圧制御用のイオン注入工程など特別プロセスを必要とするため、高コストになるという問題点があった。
【0018】
本発明はこのような点に鑑みてなされたものであり、特別プロセスを用いることなく低コストで、データ信号の読み出し動作の高速化ができる半導体記憶装置を提供することを目的とする。
【0019】
【課題を解決するための手段】
本発明では、上記課題を解決するために、図1に示すようなデータを記憶する半導体記憶装置において、複数のメモリセルから出力されるデータ信号を、読み出し信号を受けて増幅し出力するセンスアンプ回路と、外部から入力されるクロック信号CK2を遅延して読み出し信号を出力するための遅延インバータ回路22aaと、遅延インバータ回路22aaに供給される電源電圧を低く設定するために、遅延インバータ回路22aaと電源の間に接続されるエンハンスメントタイプ・トランジスタ回路Tr3と、を有することを特徴とする半導体記憶装置が提供される。
【0020】
このような半導体記憶装置によれば、エンハンスメントタイプ・トランジスタ回路Tr3によって、遅延インバータ回路22aaの電源を低く設定したことにより、読み出し信号RS1の遅延時間の電源電圧依存とメモリセルから出力されるデータ信号の出力時間の電源電圧依存とに差を生じさせることができ、特別プロセスを用いることなく、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化する。
【0021】
【発明の実施の形態】
以下、本発明の第1の実施の形態を図面を参照して説明する。
図2は、本発明の第1の実施の形態に係るSRAMの回路ブロック図を示す。SRAM10は、コントロール回路(CT)20、アドレスデコーダ回路(DC)30、メモリセル(MC)40aa〜40mn、センスアンプ回路(SA)50a〜50nから構成されている。
【0022】
コントロール回路20は、外部からのアドレス信号IA、クロック信号CK1を受信し、アドレスデコーダ回路30に送る。また、コントロール回路20は、受信したクロック信号CK1を所定時間遅延し、読み出し信号RSnとしてセンスアンプ回路50a〜50nに出力する。
【0023】
アドレスデコーダ回路30は、クロック信号CK1を受信して、アドレス信号IAをデコードし、メモリセル40aa〜40mnのワード線WLを選択する。選択されたワード線WLに接続されたメモリセル40aa〜40mnは、記憶していたデータ信号を相補ビット線BL,XBLに出力する。
【0024】
センスアンプ回路50a〜50nは、読み出し信号RSnを受信して、相補ビット線BL,XBLに出力されているデータ信号の電位差を増幅してメモリデータとして出力する。
【0025】
センスアンプ回路50a〜50nは、相補ビット線BL,XBLに出力されるデータ信号が所定の電位差を持たないと、データ信号を正しく増幅することができない。そのため、コントロール回路20は、アドレス信号IA、クロック信号CK1が入力されてから、相補ビット線BL,XBLに、センスアンプ回路50a〜50nがデータ信号を増幅できる電位差が出力されるまで、クロック信号CK1を遅延する。すなわち、相補ビット線BL,XBL間に、所定の電位差が生じたときに、読み出し信号RSnがセンスアンプ回路50a〜50nに出力される。
【0026】
図3は、コントロール回路の回路ブロック図を示す。図に示すように、コントロール回路20は、パルスジェネレータ(pulse generator)21と、遅延バッファ回路22a〜22nを有している。
【0027】
コントロール回路20のパルスジェネレータ21は、クロック信号CK1を整形し、クロック信号CK2を遅延バッファ回路22a〜22nに送る。遅延バッファ回路22aは、クロック信号CK2を遅延し、読み出し信号RS1を出力する。以下、遅延バッファ回路22b〜22nは、読み出し信号RS1を読み出し信号RS2〜RSnと遅延して出力する。遅延バッファ回路が直列に多く接続されているほど、クロック信号CK2は、より遅延される。
【0028】
図1は、遅延バッファ回路の回路図を示す。図に示すように遅延バッファ回路22aは、エンハンスメントタイプのPチャネルMOS(PMOS)トランジスタTr1,Tr3、エンハンスメントタイプのNチャネルMOS(NMOS)トランジスタTr2から構成される。
【0029】
PMOSトランジスタTr3のソースは、SRAMに供給されている電源VDDに接続されている。PMOSトランジスタTr3のゲートとドレインは接続されており、PMOSトランジスタTr3のソース−ドレイン間は、ダイオードと同じ作用をする。
【0030】
PMOSトランジスタTr1のソースは、PMOSトランジスタTr3のゲート、ソースに接続されている。
NMOSトランジスタTr2のドレインは、PMOSトランジスタTr1のドレインに接続されている。NMOSトランジスタTr2のゲートは、PMOSトランジスタTr1のゲートに接続されている。NMOSトランジスタTr2のソースは、SRAM1に供給される電源VSSに接続されている。なお、電源VDD,VSSの電圧には、電源VDD>電源VSSの関係がある。例えば、電源VDDは、電源の正極で、電源VSSは、グランドである。
【0031】
PMOSトランジスタTr1、NMOSトランジスタTr2によって、遅延インバータ回路22aaが構成される。そして、遅延インバータ回路22aaに供給される電源VDDが、ダイオード接続されたPMOSトランジスタTr3によって下げられる。すなわち、PMOSトランジスタTr1、NMOSトランジスタTr2によって構成された遅延インバータ回路22aaは、電源VDD,VSSで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号CK2を遅延する遅延時間が長くなる。
【0032】
なお、遅延バッファ回路22b〜22nは、遅延バッファ回路22aと同じ回路構成であり、その説明は省略する。
図4は、電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。
【0033】
図に示す波形A1は、電源電圧とアドレス信号IA、クロック信号CK1がコントロール回路20に入力されてから、メモリセル40aa〜40mnが選択されるまでの選択時間との関係を示す。
【0034】
波形A2aは、電源電圧と遅延バッファ回路22a〜22nがクロック信号CK1を遅延する遅延時間との関係を示す。
波形A2bは、電源電圧と図1においてPMOSトランジスタTr3が接続されない場合の遅延バッファ回路(従来の遅延バッファ回路)がクロック信号CK1を遅延する遅延時間との関係を示す。
【0035】
波形A3は、電源電圧と遅延時間のタイミング調整がおこなわれた遅延バッファ回路22a〜22nがクロック信号CK1を遅延する遅延時間の関係を示す。波形A4は、電源電圧と相補ビット線BL,XBLに出力されるデータ信号の電位差との関係を示す。
【0036】
遅延バッファ回路22a〜22nは、供給される電源VDDをダイオード接続されたPMOSトランジスタTr3によって下げられる。これにより、従来の遅延インバータ回路に対し、信号を遅延する遅延時間が長くなる。すなわち、波形A2aは、波形A2bを電源電圧の高い方へ(図中において右方)シフトさせた状態となる。
【0037】
このままでは、遅延時間がかかりすぎなので、遅延バッファ回路22a〜22nの接続数を減らすなどをして、遅延時間のタイミング調整を行う。遅延バッファ回路22a〜22nの接続数を減らした場合、波形A3に示すように、波形A2は、遅延時間が減る方向(図中において下方)へシフトされる。
【0038】
ここで、波形A1と波形A3を比較すると、矢印B1,B2に示すように、電圧電源が低くなるに連れて、波形A3の遅延時間と波形A1の選択時間との時間差は大きくなる。
【0039】
すなわち、電源電圧の許容範囲内の低電圧側においては、アドレス信号IAがコントロール回路20に入力されてからメモリセル40aa〜40mnが選択されるまでの選択時間より、クロック信号CK1は、十分遅延される。そして、電源電圧が高電圧側に近づくにつれて、遅延時間と選択時間の時間差は、減少される。
【0040】
このように、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【0041】
次に本発明の第2の実施の形態を図面を参照して説明する。第2の実施の形態では、第1の実施の形態に対し図1に示した遅延バッファ回路22aの構成が一部異なり、以下では遅延バッファ回路のみを説明する。
【0042】
図5は、本発明の第2の実施の形態に係る遅延バッファ回路の回路図を示す。図1に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路61は、遅延インバータ回路22aa、エンハンスメントタイプのNチャネルMOS(NMOS)トランジスタTr4から構成される。
【0043】
NMOSトランジスタTr4のソースは、電源VSSに接続されている。NMOSトランジスタTr4のゲートとドレインは、遅延インバータ回路22aaのNMOSトランジスタTr2のソースに接続されている。NMOSトランジスタTr4のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。
【0044】
遅延インバータ回路22aaのPMOSトランジスタTr1のソースは、電源VDDに接続されている。
このように、ダイオード接続されたNMOSトランジスタTr4を、遅延インバータ回路22aaと電源VSSの間に接続することにより、遅延バッファ回路61は、電源VDD,VSSで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号CK2を遅延する遅延時間が長くなる。
【0045】
すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【0046】
次に本発明の第3の実施の形態を図面を参照して説明する。第3の実施の形態では、第1の実施の形態に対し図1に示した遅延バッファ回路の構成が一部異なり、以下では遅延バッファ回路のみを説明する。
【0047】
図6は、本発明の第3の実施の形態に係る遅延バッファ回路の回路図を示す。なお、図1に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路62は、遅延インバータ回路22aa、エンハンスメントタイプのNチャネルMOS(NMOS)トランジスタTr5から構成される。
【0048】
NMOSトランジスタTr5のゲート、ドレインは、電源VDDに接続されている。NMOSトランジスタTr5のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。NMOSトランジスタTr5のソースは、遅延インバータ回路22aaのPMOSトランジスタTr1のソースに接続されている。
【0049】
遅延インバータ回路22aaのNMOSトランジスタTr2のソースは、電源VSSに接続されている。
このように、ダイオード接続されたNMOSトランジスタTr5を、遅延インバータ回路22aaと電源VDDの間に接続することにより、遅延バッファ回路62は、電源VDD,VSSで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号CK2を遅延する遅延時間が長くなる。
【0050】
すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【0051】
次に本発明の第4の実施の形態を図面を参照して説明する。第4の実施の形態では、第1の実施の形態に対し図1に示した遅延バッファ回路の構成が一部異なり、以下では遅延バッファ回路のみを説明する。
【0052】
図7は、本発明の第4の実施の形態に係る遅延バッファ回路の回路図を示す。なお、図1に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路63は、遅延インバータ回路22aa、エンハンスメントタイプのPチャネルMOS(PMOS)トランジスタTr6から構成される。
【0053】
PMOSトランジスタTr6のゲートとドレインは、電源VSSに接続されている。PMOSトランジスタTr6のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。PMOSトランジスタTr6のソースは、遅延インバータ回路22aaのNMOSトランジスタTr2のソースに接続されている。
【0054】
遅延インバータ回路22aaのPMOSトランジスタTr1のソースは、電源VDDに接続されている。
このように、ダイオード接続されたNMOSトランジスタTr6を、遅延インバータ回路22aaと電源VSSの間に接続することにより、遅延バッファ回路62は、電源VDD,VSSで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号CK2を遅延する遅延時間が長くなる。
【0055】
すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【0056】
【発明の効果】
以上説明したように本発明では、エンハンスメントタイプ・トランジスタ回路を、クロック信号を遅延して読み出し信号を出力する遅延バッファ回路と電源との間に接続し、遅延インバータ回路の電源電圧を低く設定するようにした。
【0057】
これにより、特別なプロセスを必要としないエンハンスメントタイプ・トランジスタTr1を用いて、読み出し信号の遅延時間の電源電圧依存とメモリセルから出力されるデータ信号の出力時間の電源電圧依存とに差を生じさせることができ、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【図面の簡単な説明】
【図1】遅延バッファ回路の回路図を示す。
【図2】本発明の第1の実施の形態に係るSRAMの回路ブロック図を示す。
【図3】コントロール回路の回路ブロック図を示す。
【図4】電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。
【図5】本発明の第2の実施の形態に係る遅延バッファ回路の回路図を示す。
【図6】本発明の第3の実施の形態に係る遅延バッファ回路の回路図を示す。
【図7】本発明の第4の実施の形態に係る遅延バッファ回路の回路図を示す。
【図8】従来のSRAMの回路ブロック図である。
【図9】相補ビット線に出力されるデータ信号を示す。
【図10】コントロール回路を示す図で、(a)はコントロール回路のブロック図、(b)は遅延バッファ回路の回路図を示す。
【図11】電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。
【符号の説明】
10 SRAM
20 コントロール回路
22a〜22n,61〜63 遅延バッファ回路
22aa 遅延インバータ回路
30 アドレスデコーダ
40aa〜40mn メモリセル
50 センスアンプ回路
Tr1,Tr3,Tr6,Tr7 PチャネルMOSトランジスタ
Tr2,Tr4,Tr5,Tr8 NチャネルMOSトランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device that stores data.
[0002]
[Prior art]
In a read operation of an SRAM (Static Random Access Memory), generally, a clock signal is received, an address signal is decoded, and a word line is selected. The memory cell connected to the selected word line outputs the stored data signal to the complementary bit line. The sense amplifier circuit amplifies and outputs the difference between the data signals output to the complementary bit lines.
[0003]
FIG. 8 is a circuit block diagram of a conventional SRAM. The SRAM 100 shown in FIG. 1 includes a control circuit (CT) 101, an address decoder circuit (DC) 102, memory cells (MC) 103aa to 103mn, and sense amplifier circuits (SA) 104a to 104n.
[0004]
The
[0005]
The
[0006]
The
[0007]
Incidentally, the
[0008]
FIG. 9 shows a data signal output to the complementary bit line. As shown in the figure, the potential difference between the data signals output to the complementary bit lines BL and XBL increases as time elapses after the memory cells 103aa to 103mn are selected.
[0009]
Therefore, the
[0010]
FIGS. 10A and 10B are diagrams showing a control circuit. FIG. 10A is a block diagram of the control circuit, and FIG. 10B is a circuit diagram of a delay buffer circuit.
As shown in FIG. 10A, the
[0011]
As shown in FIG. 10B, the delay buffer circuit 101ba is an inverter circuit including a P-channel MOS transistor Tr7 and an N-channel MOS transistor Tr8, and delays the clock signal CK for a predetermined time. Delay buffer circuits 101bb to 101bn have the same circuit configuration as delay buffer circuit 101ba.
[0012]
The clock signal CK is delayed for a predetermined time by the multi-stage connection of the delay buffer circuits 101ba to 101bn, and is output to the
[0013]
[Problems to be solved by the invention]
The selection time from when the address signal IA and the clock signal CK are input to the
[0014]
FIG. 11 is a diagram showing the relationship between the power supply voltage, the selection time, the delay time, and the potential difference of the data signal. The waveform C1 shown in the figure shows the relationship between the power supply voltage and the selection time from when the address signal IA and the clock signal CK are input to the
[0015]
When the
[0016]
Therefore, in order to guarantee the operation, the clock signal CK needs to be delayed until the data signal has a potential difference that can be amplified by the
[0017]
However, the standard voltage and the high voltage side within the allowable range of the power supply voltage have an unnecessarily long delay time, which hinders speeding up the reading of the data signal. Although it is possible to eliminate the hindrance of the increase in speed by the semiconductor memory device and data processing device disclosed in Japanese Patent Application Laid-Open No. 9-251793, the depletion type transistor requires a special process such as an ion implantation process for controlling a threshold voltage. There is a problem that the cost is high because of the necessity.
[0018]
The present invention has been made in view of such a point, and it is an object of the present invention to provide a semiconductor memory device which can speed up a data signal reading operation at low cost without using a special process.
[0019]
[Means for Solving the Problems]
According to the present invention, in order to solve the above-mentioned problem, in a semiconductor memory device storing data as shown in FIG. A delay inverter circuit 22aa for delaying the clock signal CK2 input from the outside and outputting a read signal; and a delay inverter circuit 22aa for setting the power supply voltage supplied to the delay inverter circuit 22aa low. And an enhancement-type transistor circuit Tr3 connected between the power supplies.
[0020]
According to such a semiconductor memory device, the power supply of the delay inverter circuit 22aa is set low by the enhancement type transistor circuit Tr3, so that the delay time of the read signal RS1 depends on the power supply voltage and the data signal output from the memory cell. Difference between the output time of the power supply voltage and the power supply voltage, speeds up the reading of the data signal at the standard voltage and the high voltage side within the allowable range of the power supply voltage at low cost without using a special process. .
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
FIG. 2 is a circuit block diagram of the SRAM according to the first embodiment of the present invention. The
[0022]
The
[0023]
The
[0024]
The
[0025]
Unless the data signals output to the complementary bit lines BL and XBL have a predetermined potential difference, the
[0026]
FIG. 3 shows a circuit block diagram of the control circuit. As shown in the figure, the
[0027]
The
[0028]
FIG. 1 shows a circuit diagram of the delay buffer circuit. As shown in the figure, the
[0029]
The source of the PMOS transistor Tr3 is connected to the power supply VDD supplied to the SRAM. The gate and the drain of the PMOS transistor Tr3 are connected, and the source-drain of the PMOS transistor Tr3 has the same function as a diode.
[0030]
The source of the PMOS transistor Tr1 is connected to the gate and the source of the PMOS transistor Tr3.
The drain of the NMOS transistor Tr2 is connected to the drain of the PMOS transistor Tr1. The gate of the NMOS transistor Tr2 is connected to the gate of the PMOS transistor Tr1. The source of the NMOS transistor Tr2 is connected to the power supply VSS supplied to the SRAM1. Note that the voltages of the power supplies VDD and VSS have a relationship of power supply VDD> power supply VSS. For example, the power supply VDD is a positive electrode of the power supply, and the power supply VSS is a ground.
[0031]
The PMOS transistor Tr1 and the NMOS transistor Tr2 form a delay inverter circuit 22aa. Then, the power supply VDD supplied to the delay inverter circuit 22aa is lowered by the diode-connected PMOS transistor Tr3. That is, the delay inverter circuit 22aa constituted by the PMOS transistor Tr1 and the NMOS transistor Tr2 is driven by a lower power supply voltage than when driven by the power supplies VDD and VSS, and the delay time for delaying the clock signal CK2 is longer. Become.
[0032]
Note that the
FIG. 4 is a diagram showing the relationship between the power supply voltage, the selection time, the delay time, and the potential difference of the data signal.
[0033]
The waveform A1 shown in the figure shows the relationship between the power supply voltage and the selection time from when the address signal IA and the clock signal CK1 are input to the
[0034]
A waveform A2a shows the relationship between the power supply voltage and the delay time during which the
A waveform A2b shows the relationship between the power supply voltage and the delay time when the delay buffer circuit (conventional delay buffer circuit) delays the clock signal CK1 when the PMOS transistor Tr3 is not connected in FIG.
[0035]
A waveform A3 shows the relationship between the power supply voltage and the delay time for delaying the clock signal CK1 by the
[0036]
The power supply VDD supplied to the
[0037]
Since the delay time is too long in this state, the timing of the delay time is adjusted by reducing the number of connections of the
[0038]
Here, comparing the waveform A1 and the waveform A3, as shown by arrows B1 and B2, the time difference between the delay time of the waveform A3 and the selection time of the waveform A1 increases as the voltage power supply decreases.
[0039]
That is, on the low voltage side within the allowable range of the power supply voltage, the clock signal CK1 is sufficiently delayed from the selection time from when the address signal IA is input to the
[0040]
As described above, by setting the power supply voltage of the delay inverter circuit low by using the enhancement transistor that does not require a special process, the data signal can be read at the standard voltage and the high voltage side within the allowable range of the power supply voltage. Speed can be increased.
[0041]
Next, a second embodiment of the present invention will be described with reference to the drawings. In the second embodiment, the configuration of the
[0042]
FIG. 5 shows a circuit diagram of a delay buffer circuit according to the second embodiment of the present invention. The same elements as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. The illustrated
[0043]
The source of the NMOS transistor Tr4 is connected to the power supply VSS. The gate and the drain of the NMOS transistor Tr4 are connected to the source of the NMOS transistor Tr2 of the delay inverter circuit 22aa. The connection between the gate and the drain between the source and the drain of the NMOS transistor Tr4 has the same function as a diode.
[0044]
The source of the PMOS transistor Tr1 of the delay inverter circuit 22aa is connected to the power supply VDD.
In this way, by connecting the diode-connected NMOS transistor Tr4 between the delay inverter circuit 22aa and the power supply VSS, the
[0045]
That is, by setting the power supply voltage of the delay inverter circuit low by using an enhancement transistor that does not require a special process, the data signal can be read at a low cost at a standard voltage and a high voltage side within an allowable range of the power supply voltage. Can be speeded up.
[0046]
Next, a third embodiment of the present invention will be described with reference to the drawings. In the third embodiment, the configuration of the delay buffer circuit shown in FIG. 1 is partially different from that of the first embodiment, and only the delay buffer circuit will be described below.
[0047]
FIG. 6 shows a circuit diagram of a delay buffer circuit according to the third embodiment of the present invention. Note that the same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. The illustrated
[0048]
The gate and the drain of the NMOS transistor Tr5 are connected to the power supply VDD. Between the source and the drain of the NMOS transistor Tr5, the connection between the gate and the drain has the same function as a diode. The source of the NMOS transistor Tr5 is connected to the source of the PMOS transistor Tr1 of the delay inverter circuit 22aa.
[0049]
The source of the NMOS transistor Tr2 of the delay inverter circuit 22aa is connected to the power supply VSS.
As described above, by connecting the diode-connected NMOS transistor Tr5 between the delay inverter circuit 22aa and the power supply VDD, the
[0050]
That is, by setting the power supply voltage of the delay inverter circuit low by using an enhancement transistor that does not require a special process, the data signal can be read at a low cost at a standard voltage and a high voltage side within an allowable range of the power supply voltage. Can be speeded up.
[0051]
Next, a fourth embodiment of the present invention will be described with reference to the drawings. In the fourth embodiment, the configuration of the delay buffer circuit shown in FIG. 1 is partially different from that of the first embodiment. Hereinafter, only the delay buffer circuit will be described.
[0052]
FIG. 7 shows a circuit diagram of a delay buffer circuit according to the fourth embodiment of the present invention. Note that the same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. The illustrated
[0053]
The gate and the drain of the PMOS transistor Tr6 are connected to the power supply VSS. Between the source and the drain of the PMOS transistor Tr6, the connection between the gate and the drain has the same function as a diode. The source of the PMOS transistor Tr6 is connected to the source of the NMOS transistor Tr2 of the delay inverter circuit 22aa.
[0054]
The source of the PMOS transistor Tr1 of the delay inverter circuit 22aa is connected to the power supply VDD.
In this way, by connecting the diode-connected NMOS transistor Tr6 between the delay inverter circuit 22aa and the power supply VSS, the
[0055]
That is, by setting the power supply voltage of the delay inverter circuit low by using an enhancement transistor that does not require a special process, the data signal can be read at a standard voltage and a high voltage side within the allowable range of the power supply voltage at low cost. Can be speeded up.
[0056]
【The invention's effect】
As described above, in the present invention, the enhancement type transistor circuit is connected between the delay buffer circuit that delays the clock signal and outputs the read signal and the power supply, and the power supply voltage of the delay inverter circuit is set low. I made it.
[0057]
As a result, a difference is caused between the power supply voltage dependence of the delay time of the read signal and the power supply voltage of the data signal output from the memory cell by using the enhancement type transistor Tr1 which does not require a special process. This makes it possible to read data signals at high speed on the standard voltage and high voltage sides within the allowable range of the power supply voltage at low cost.
[Brief description of the drawings]
FIG. 1 shows a circuit diagram of a delay buffer circuit.
FIG. 2 is a circuit block diagram of the SRAM according to the first embodiment of the present invention.
FIG. 3 shows a circuit block diagram of a control circuit.
FIG. 4 is a diagram showing a relationship among a power supply voltage, a selection time, a delay time, and a potential difference of a data signal.
FIG. 5 is a circuit diagram of a delay buffer circuit according to a second embodiment of the present invention.
FIG. 6 is a circuit diagram of a delay buffer circuit according to a third embodiment of the present invention.
FIG. 7 shows a circuit diagram of a delay buffer circuit according to a fourth embodiment of the present invention.
FIG. 8 is a circuit block diagram of a conventional SRAM.
FIG. 9 shows a data signal output to a complementary bit line.
10A and 10B are diagrams showing a control circuit, wherein FIG. 10A is a block diagram of the control circuit, and FIG. 10B is a circuit diagram of a delay buffer circuit.
FIG. 11 is a diagram illustrating a relationship between a power supply voltage, a selection time, a delay time, and a potential difference of a data signal.
[Explanation of symbols]
10 SRAM
20
Claims (5)
複数のメモリセルから出力されるデータ信号を、読み出し信号を受けて増幅し出力するセンスアンプ回路と、
外部から入力されるクロック信号を遅延して前記読み出し信号を出力するための遅延インバータ回路と、
前記遅延インバータ回路に供給される電源電圧を低く設定するために、前記遅延インバータ回路と電源の間に接続されるエンハンスメントタイプ・トランジスタ回路と、
を有することを特徴とする半導体記憶装置。In a semiconductor memory device for storing data,
A sense amplifier circuit that receives a read signal, amplifies and outputs data signals output from a plurality of memory cells,
A delay inverter circuit for delaying a clock signal input from the outside and outputting the read signal;
An enhancement-type transistor circuit connected between the delay inverter circuit and a power supply for setting a power supply voltage supplied to the delay inverter circuit low;
A semiconductor memory device comprising:
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