JPS596619A - Ａ−ｄ変換方式 - Google Patents
Ａ−ｄ変換方式Info
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- JPS596619A JPS596619A JP11583482A JP11583482A JPS596619A JP S596619 A JPS596619 A JP S596619A JP 11583482 A JP11583482 A JP 11583482A JP 11583482 A JP11583482 A JP 11583482A JP S596619 A JPS596619 A JP S596619A
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- output
- frequency
- inverter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はアナログ入力電圧をパルス幅変調の形態を持
つディジタル信号に変換するＡ−Ｄ変換方式に関し、特
に構＃：要素の常数変化或は能動素子のドリフト等によ
って変換されたパルス幅信号のｆ、−ティ比が変動しな
いＡ−Ｄ変換方式を提案するものである。
つディジタル信号に変換するＡ−Ｄ変換方式に関し、特
に構＃：要素の常数変化或は能動素子のドリフト等によ
って変換されたパルス幅信号のｆ、−ティ比が変動しな
いＡ−Ｄ変換方式を提案するものである。
〈従来技術の説明〉
Ａ−Ｄ変換方式には例えばシングルスロープ方式、デュ
アルスロープ方式、逐次比較方式等の各種の変換方式が
提案されている。
アルスロープ方式、逐次比較方式等の各種の変換方式が
提案されている。
従来の各方式によゐとき、その主たる構成費床は演算増
幅回路と重圧比較回路を主体としたアナログ回路によっ
て構成される。これらのアナログ回路において回路電子
の常数変動或は能動素子のドリフト等が発生すると、Ａ
−Ｄ変換値に誤差を発生させる欠点がある。
幅回路と重圧比較回路を主体としたアナログ回路によっ
て構成される。これらのアナログ回路において回路電子
の常数変動或は能動素子のドリフト等が発生すると、Ａ
−Ｄ変換値に誤差を発生させる欠点がある。
第１図に従来のシングルスロープ方式によるＡ−Ｄ変換
装置を示す。図中１０１は積分器を示す。
装置を示す。図中１０１は積分器を示す。
積分器１０１は抵抗器１０２とキャパシタ１０３とによ
って一定の時定数で例えば負電圧全積分するように構成
される。積分器１０１の積分電圧は詑１雷圧比較器１０
４と、第２電圧比較鮨】０５の各一方の入力端子に供給
される。第１電圧比較器１０４は基準電圧源】０６の基
準電圧ＥＲと積分器１０１の電圧を比較し、積分器１０
】の積分電圧が基準電圧ＥＲを越えると出力が反転し、
その反転出力により単安定マルチバイブレータ１０７を
トリガする。単安定マルチバイブレータ１０７がトリガ
されると、スイッチ素子１０８がオンに制御はれ、積分
器１０１の積分電圧全ゼロにり七ッ卜する。従って積分
器】０１は第２図Ａに示すように基準電圧ＥＲを尖頭値
とする一定周波数の鋸歯状波２０１を出力する。
って一定の時定数で例えば負電圧全積分するように構成
される。積分器１０１の積分電圧は詑１雷圧比較器１０
４と、第２電圧比較鮨】０５の各一方の入力端子に供給
される。第１電圧比較器１０４は基準電圧源】０６の基
準電圧ＥＲと積分器１０１の電圧を比較し、積分器１０
】の積分電圧が基準電圧ＥＲを越えると出力が反転し、
その反転出力により単安定マルチバイブレータ１０７を
トリガする。単安定マルチバイブレータ１０７がトリガ
されると、スイッチ素子１０８がオンに制御はれ、積分
器１０１の積分電圧全ゼロにり七ッ卜する。従って積分
器】０１は第２図Ａに示すように基準電圧ＥＲを尖頭値
とする一定周波数の鋸歯状波２０１を出力する。
この鋸歯状波２０１を第２市圧比較器１０５の一方の入
力端子に与えると共に、第２電圧比和・器】０５の他方
の入力端子にアナログ電圧Ｅ、ｎを入力する。従って１
２％圧什較器１０５ではアナログ電圧Ｅｉｎと鋸歯状波
２０１との比ｔＶ行ない、出力端子】０９には第２ ［
！９１ Ｂに示すような）４ルス信号２０２が得られる
。この／Ｊルス信号２０２の／４ルス＠Ｔ１はアナログ
電圧Ｅｉｎの変化に対応して変化する。従ってパルス幅
Ｔ１全ディジタル値に変換することによシアナログ電圧
Ｅｉｎ ’ディジタル信号に変換することかできる。
力端子に与えると共に、第２電圧比和・器】０５の他方
の入力端子にアナログ電圧Ｅ、ｎを入力する。従って１
２％圧什較器１０５ではアナログ電圧Ｅｉｎと鋸歯状波
２０１との比ｔＶ行ない、出力端子】０９には第２ ［
！９１ Ｂに示すような）４ルス信号２０２が得られる
。この／Ｊルス信号２０２の／４ルス＠Ｔ１はアナログ
電圧Ｅｉｎの変化に対応して変化する。従ってパルス幅
Ｔ１全ディジタル値に変換することによシアナログ電圧
Ｅｉｎ ’ディジタル信号に変換することかできる。
第１図に示す回路において、積分器１０１の積分時定数
が変動することが考えられる。積分時定が変化する。こ
の周期Ｔ２の変化に伴なってパルス幅で、も変化する。
が変動することが考えられる。積分時定が変化する。こ
の周期Ｔ２の変化に伴なってパルス幅で、も変化する。
従って周期Ｔ２とｉ４ルス暢Ｔ、との比Ｔ、／Ｔ２’（
ｚ求めることによシ積分時定数の変動による影ＷＶ除去
できる。従ってこのよりなＡ−Ｄ変換方式においてはｉ
４ルス幅変調信号２０２のデユーティ比をディジタル値
に賢換することが常識とされている。
ｚ求めることによシ積分時定数の変動による影ＷＶ除去
できる。従ってこのよりなＡ−Ｄ変換方式においてはｉ
４ルス幅変調信号２０２のデユーティ比をディジタル値
に賢換することが常識とされている。
ところで例えば第２を圧比較器１０５のオフセット電圧
が変動したとすると鋸歯状波２０１とアナログ入力電圧
′Ｅｉｎとの間の比較レベルがｊ化を来す＠このため／
４’ルス信号２０２のパルス幅Ｔ、が変動する。このパ
ルス幅Ｔ、の変動は周期Ｔ２とは関係なく単独で変動す
るためデユーティ比を求めたとしてもその皆勤による変
換誤差は除去できない。
が変動したとすると鋸歯状波２０１とアナログ入力電圧
′Ｅｉｎとの間の比較レベルがｊ化を来す＠このため／
４’ルス信号２０２のパルス幅Ｔ、が変動する。このパ
ルス幅Ｔ、の変動は周期Ｔ２とは関係なく単独で変動す
るためデユーティ比を求めたとしてもその皆勤による変
換誤差は除去できない。
また第１を圧比較器］０４のオフセット電圧が変動した
とすると、鋸歯状波２０１の周期Ｔ２が変動する。この
変動は＊２Ｗ圧比較器１０５の比較レベルには何等関保
なく起きるため、周期Ｔ２の変動に対して／？ルス信号
２０２の、４ルス＠Ｔ、は連動しない。よってこの場合
もデユーティ比が変動し、Ａ−Ｄ変換誤差が発生する。
とすると、鋸歯状波２０１の周期Ｔ２が変動する。この
変動は＊２Ｗ圧比較器１０５の比較レベルには何等関保
なく起きるため、周期Ｔ２の変動に対して／？ルス信号
２０２の、４ルス＠Ｔ、は連動しない。よってこの場合
もデユーティ比が変動し、Ａ−Ｄ変換誤差が発生する。
更に積分器】０】を構成する演算増幅器のオフセット電
圧が変動した場合にはスイッチ素子１０８がオンに操作
されて、キャノ（シタ１０３がリセットされたときにキ
ャ）４シタ１０３に残る電圧値が変化することとなる。
圧が変動した場合にはスイッチ素子１０８がオンに操作
されて、キャノ（シタ１０３がリセットされたときにキ
ャ）４シタ１０３に残る電圧値が変化することとなる。
よって鋸歯状波２０１の立上υの電圧レベルが変化し、
これによっても鋸歯状波２０】の周期が変化する。この
周期の変化はノイルス信号２０２のデユーティ比全変化
させＡ−Ｄ変換誤差の要因となる。
これによっても鋸歯状波２０】の周期が変化する。この
周期の変化はノイルス信号２０２のデユーティ比全変化
させＡ−Ｄ変換誤差の要因となる。
このように従来のＡ−Ｄ変換方式によれば特に能動素子
のオフセット電圧の変動による影響を受けてＡ−Ｄ変換
誤差が発生する。このＡ−Ｄｉ換静誤差除去するにはオ
フセット電圧が変動しない演算増幅器全会費とし、高価
な演算増幅器全使用しなければならない。また高価な演
算増幅器を用いたとしてもＡ−Ｄ変換誤差を皆無にする
こともむすかし・い。
のオフセット電圧の変動による影響を受けてＡ−Ｄ変換
誤差が発生する。このＡ−Ｄｉ換静誤差除去するにはオ
フセット電圧が変動しない演算増幅器全会費とし、高価
な演算増幅器全使用しなければならない。また高価な演
算増幅器を用いたとしてもＡ−Ｄ変換誤差を皆無にする
こともむすかし・い。
〈発明の目的〉
この発明は能動素子のドリフトが発生してもＡ−Ｄ変換
誤差が発生しないＡ−Ｄ変換方式を提案するものである
。
誤差が発生しないＡ−Ｄ変換方式を提案するものである
。
〈発明の概要〉
この発明では自走形マルチバイブレータと分周器及びこ
の分周器の出力によりて切換制御されるスイッチ手段と
によシｓ成され、自走形マルチバイブレータの発振周波
数を整数分の１に分周Ｌ、その分周出力によりスイッチ
手段を切換制御し、スイッチ手段の切換制御により自走
形マルチバイブレータに与える充放電電圧をアナログ入
力電圧と基準電圧とに切換え、この切換により自走形マ
ルチバイブレータの発振周波数を２値の周波数に切換え
ることＫよシ分周器から出力される分局出力の電圧維持
期間をアナログ入力電圧により変調するように構成した
ものである。
の分周器の出力によりて切換制御されるスイッチ手段と
によシｓ成され、自走形マルチバイブレータの発振周波
数を整数分の１に分周Ｌ、その分周出力によりスイッチ
手段を切換制御し、スイッチ手段の切換制御により自走
形マルチバイブレータに与える充放電電圧をアナログ入
力電圧と基準電圧とに切換え、この切換により自走形マ
ルチバイブレータの発振周波数を２値の周波数に切換え
ることＫよシ分周器から出力される分局出力の電圧維持
期間をアナログ入力電圧により変調するように構成した
ものである。
〈発明の実施例〉
第３図にこの発明の一実施例を示す。第３図において３
０】は自走形マルチバイブレータ、３ｏ２は分周器、３
０３はスイッチ手段金示す。自走形マルチバイブレータ
３０】けこの例では２個のＣＭＯ８形ＦＥＴによって構
成された第１、第２インバータ３０４．３０５と、２本
のキャノ臂シタ３０６゜３０７と、双方向形定１６流制
限回路３０８とによって構成した場合を示す。２個の第
１．訳２インバータ３０４と３０５は閉ルーｆを構成す
るように従続接続し、キャパシタ３０６は第１インバー
タ３０４の出力と第２インバータ３０５０人力の間に直
列接続し、キャノ４シタ３０７は紀２インバータ３０５
の入力と共通電位点３０９との間に接続する。双方向形
定［、流制限回路３０８は例えば第４図に示すように二
本のＦＥＴ ４０１ 、４０２と二本の抵抗器４０３．
４０４とによって構成することができ、端子４０５と４
０６間に電位差が与えられるとき、端子４０５と４０６
間に一定電流が流れる。この一定電流は端子４０５側が
高電位のとき端子４０５から４０６に向って一定１電流
ｉｃ１が流わる。また端子４０６供１１が高電位のとき
は端子４０６から端子４０５に向って一定電流このよう
な双方同形定電流制限回路３０８を第２インバータ３０
５の入力と出力端子間に接続し、キャノｆシタ３０７に
対する充放ｔＮ流通路を形成する。
０】は自走形マルチバイブレータ、３ｏ２は分周器、３
０３はスイッチ手段金示す。自走形マルチバイブレータ
３０】けこの例では２個のＣＭＯ８形ＦＥＴによって構
成された第１、第２インバータ３０４．３０５と、２本
のキャノ臂シタ３０６゜３０７と、双方向形定１６流制
限回路３０８とによって構成した場合を示す。２個の第
１．訳２インバータ３０４と３０５は閉ルーｆを構成す
るように従続接続し、キャパシタ３０６は第１インバー
タ３０４の出力と第２インバータ３０５０人力の間に直
列接続し、キャノ４シタ３０７は紀２インバータ３０５
の入力と共通電位点３０９との間に接続する。双方向形
定［、流制限回路３０８は例えば第４図に示すように二
本のＦＥＴ ４０１ 、４０２と二本の抵抗器４０３．
４０４とによって構成することができ、端子４０５と４
０６間に電位差が与えられるとき、端子４０５と４０６
間に一定電流が流れる。この一定電流は端子４０５側が
高電位のとき端子４０５から４０６に向って一定１電流
ｉｃ１が流わる。また端子４０６供１１が高電位のとき
は端子４０６から端子４０５に向って一定電流このよう
な双方同形定電流制限回路３０８を第２インバータ３０
５の入力と出力端子間に接続し、キャノｆシタ３０７に
対する充放ｔＮ流通路を形成する。
第２インバータ３０５の出力は分周器３０２の入力端子
に接続する。分周器３０２は適轟な分周比を持つカウン
タによって構成することができる。
に接続する。分周器３０２は適轟な分周比を持つカウン
タによって構成することができる。
以下この例ではｉ分周器を用いた例を説明する一分周器
３０２の分周出力は出力端子３１１に導出すると共に、
その分周出力によりスイッチ手段３０３を制御する。ス
イッチ手段３０３は第１インバータ３０４の電源端子に
接続され、第１インバータ３０４の電源端子にアナログ
入力端子３１２に入力されるアナログ入力電圧Ｅｉｎと
基準電圧源３１３の基準電圧ＥＲ１！：を選択して供給
するように構成する。
３０２の分周出力は出力端子３１１に導出すると共に、
その分周出力によりスイッチ手段３０３を制御する。ス
イッチ手段３０３は第１インバータ３０４の電源端子に
接続され、第１インバータ３０４の電源端子にアナログ
入力端子３１２に入力されるアナログ入力電圧Ｅｉｎと
基準電圧源３１３の基準電圧ＥＲ１！：を選択して供給
するように構成する。
〈発明の動作説明〉
第３図の回路構成において第１インバータ３０４の出力
には第５図Ａに示す）臂ルス信号５０１が得られる。つ
まシスイッチ手１４３０３が基準電圧源３１３の電圧Ｅ
Ｒ？選択している状態では第１インバータ３０４の出力
は尖頭値がＥＲとなるノ譬ルス５０１！ｌ’ｅ発生する
。またスイッチ素子３０３がアナログ入力電圧町。を選
択しているときは尖頭値がＥｌｎとなるノ母ルス５０］
ａ’に発生する。この尖頭値の異なる／４ルス５０１ａ
と５０１ｂは互に異なる２つの周波数を持つ。
には第５図Ａに示す）臂ルス信号５０１が得られる。つ
まシスイッチ手１４３０３が基準電圧源３１３の電圧Ｅ
Ｒ？選択している状態では第１インバータ３０４の出力
は尖頭値がＥＲとなるノ譬ルス５０１！ｌ’ｅ発生する
。またスイッチ素子３０３がアナログ入力電圧町。を選
択しているときは尖頭値がＥｌｎとなるノ母ルス５０］
ａ’に発生する。この尖頭値の異なる／４ルス５０１ａ
と５０１ｂは互に異なる２つの周波数を持つ。
ノ臂ルス５０］ｍ、５０１ｂはキャノ臂シタ３０６と３
０７によって分圧され、キャノ母シタ３０７の両端に発
生する電圧が第２インバータ３０５に入力される。第２
インバータ３０５に入力される信号は第２インバータ３
０５の反転閾値電圧ｖＴＨ１＆：中心とする正負対称の
交流信号５０２となる。
０７によって分圧され、キャノ母シタ３０７の両端に発
生する電圧が第２インバータ３０５に入力される。第２
インバータ３０５に入力される信号は第２インバータ３
０５の反転閾値電圧ｖＴＨ１＆：中心とする正負対称の
交流信号５０２となる。
この又原信号５０２の正側と負側に振れる振幅”１１
’ ”１２及びｅ 、６ は次式のようになる。
’ ”１２及びｅ 、６ は次式のようになる。
２１ ２２
ｅ −一」−一・（０−ＥＲ） ・・・・・・・
・（２）１２Ｃ１＋０２ Ｏ−一一二一・Ｅ］ｎ ・−・・・・・・・
（３）２１Ｃ４十ｃ２ 第５図Ｃに示す５０３は分周器３０２の分周出力を示す
。この分周出力５０３の各レベル維持期間ｔ とｔ は
交流信号の各半サイクル期間ｋｔ１．ｓ１０ ２
０ １ ．１ ＋１ とすれば １２ ２１ ２２ ｔ１ｏ＝（ｔ、１＋ｔ、２）・Ｎ ・−・−・−
・・（５）１ ＝（１＋１ ）・Ｎ ・・・・
・・・・・（６）２０ ２１ ２２ となる。ここでＮは分周器３０２の分周数會示す。
・（２）１２Ｃ１＋０２ Ｏ−一一二一・Ｅ］ｎ ・−・・・・・・・
（３）２１Ｃ４十ｃ２ 第５図Ｃに示す５０３は分周器３０２の分周出力を示す
。この分周出力５０３の各レベル維持期間ｔ とｔ は
交流信号の各半サイクル期間ｋｔ１．ｓ１０ ２
０ １ ．１ ＋１ とすれば １２ ２１ ２２ ｔ１ｏ＝（ｔ、１＋ｔ、２）・Ｎ ・−・−・−
・・（５）１ ＝（１＋１ ）・Ｎ ・・・・
・・・・・（６）２０ ２１ ２２ となる。ここでＮは分周器３０２の分周数會示す。
分周器３０２から出力される分周出力５０３のデユーテ
ィ比り、ｃは Ｄ ＝ ’２０− ・・・・曲・（７）Ｑ
ｃｔ１ｏ十ｔ２゜ 更Ｋｔ 、ｔ Ｉｔ 、ｔ は次式で提供され
る。
ィ比り、ｃは Ｄ ＝ ’２０− ・・・・曲・（７）Ｑ
ｃｔ１ｏ十ｔ２゜ 更Ｋｔ 、ｔ Ｉｔ 、ｔ は次式で提供され
る。
１１ １２ ２１ ２２ｔｌ、 ＝
（ｒ、−＋−Ｃ２）・→辻Ｃ１・曲曲（８） １２ ｔｌ２ ＝ （Ｃ１＋Ｃ２） ０＠ ＝−゛（
９＋２ ＠２１ ｔｌ ＝（ｃ、十Ｃ’２）・Ｔ−・・・・・・・・・α
Ｏ１ ＠２２ ｔ２２＝（ｃ、＋ｃ２）＊−７−− −−−−−−
−−−（’ｒｌ＋２ これら（１）〜αη式によシ次の０２式が導めできる。
（ｒ、−＋−Ｃ２）・→辻Ｃ１・曲曲（８） １２ ｔｌ２ ＝ （Ｃ１＋Ｃ２） ０＠ ＝−゛（
９＋２ ＠２１ ｔｌ ＝（ｃ、十Ｃ’２）・Ｔ−・・・・・・・・・α
Ｏ１ ＠２２ ｔ２２＝（ｃ、＋ｃ２）＊−７−− −−−−−−
−−−（’ｒｌ＋２ これら（１）〜αη式によシ次の０２式が導めできる。
この（６）式から明らかなように分周器３０２の分周両
力５０３が持つｒ、Ｌ−ティ比ＤＱＣはアナログ入力信
号”ｉｎの変化に対応して変化し、分周出力５０３の各
レベル維持期ｊ１ｔｌｔ、ｏとｔ２０ ”マイクロコン
ピュータに取込んでデユーティ比り、。全演算して求め
ることによシアナログ入力信号Ｅｌｎに対応したディジ
タル信号を得ることができる。
力５０３が持つｒ、Ｌ−ティ比ＤＱＣはアナログ入力信
号”ｉｎの変化に対応して変化し、分周出力５０３の各
レベル維持期ｊ１ｔｌｔ、ｏとｔ２０ ”マイクロコン
ピュータに取込んでデユーティ比り、。全演算して求め
ることによシアナログ入力信号Ｅｌｎに対応したディジ
タル信号を得ることができる。
〈発明の効果〉
上述した（６）式から明らかなように分局器３０２電圧
ＥＲとアナログ入力電圧′Ｅｉｎに依存し、１路電子の
影善全全く受けない特ｗｉを持つ。
ＥＲとアナログ入力電圧′Ｅｉｎに依存し、１路電子の
影善全全く受けない特ｗｉを持つ。
つまシ第６図Ａ、Ｈに示すように第２インバータ３０５
の閾値電圧ｖＴＨが０−ＥＲの範囲で変動しても自走形
マルチパイブレーク３０１の発振周波数は全く変化しな
い。これは第２インバータ３０５の閾値電圧■Ｔ）Ｉを
正側からと負側からの双方向から横切るように利用する
ものであるから、第１１第２インバータ３０５のオフセ
ット電圧が変化し、閾値電圧Ｖ、８が変動してもまたキ
ャパシタ３０６．３０７の容量値が夕動しても、更に電
。
の閾値電圧ｖＴＨが０−ＥＲの範囲で変動しても自走形
マルチパイブレーク３０１の発振周波数は全く変化しな
い。これは第２インバータ３０５の閾値電圧■Ｔ）Ｉを
正側からと負側からの双方向から横切るように利用する
ものであるから、第１１第２インバータ３０５のオフセ
ット電圧が変化し、閾値電圧Ｖ、８が変動してもまたキ
ャパシタ３０６．３０７の容量値が夕動しても、更に電
。
流制限回路３０８の電流値が変動しても、時間ｔ、１１
□ ２１ ” ２２の各半周期が単独で変化す及び１
、す ることがな（ｔｌ、＋ ｔ、２＊ ｔ２１ ｒ ｔ２□
が等量ずつ変化することとなる。よってこれらはデユー
ティ比を変化させる賛因にならない。
□ ２１ ” ２２の各半周期が単独で変化す及び１
、す ることがな（ｔｌ、＋ ｔ、２＊ ｔ２１ ｒ ｔ２□
が等量ずつ変化することとなる。よってこれらはデユー
ティ比を変化させる賛因にならない。
伏し第６図Ｃ，Ｄに示すように第２インバータ３０５の
閾値電圧ｖＴＨが大幅に変動し、第２インバータ３０５
に入力される夕涼信号５０２が基準電圧ＥＲ又は共通！
１位に一部がフランジされるような状態にかるとデユー
ティ比が変動１．、Ａ−Ｄ変換勝差を生じる。然し乍ら
このように閾値電圧ｖＴＨが大幅に変動するようなこと
は実際１起り得るものではなく、その点の不都合が起き
るおそれは全くない。
閾値電圧ｖＴＨが大幅に変動し、第２インバータ３０５
に入力される夕涼信号５０２が基準電圧ＥＲ又は共通！
１位に一部がフランジされるような状態にかるとデユー
ティ比が変動１．、Ａ−Ｄ変換勝差を生じる。然し乍ら
このように閾値電圧ｖＴＨが大幅に変動するようなこと
は実際１起り得るものではなく、その点の不都合が起き
るおそれは全くない。
従ってこの発明によれば、Ｍｌ、第２インバータ３０４
．３０５としてオフセ、ノド電圧が変動し、これにとも
なって閾値宵、圧ｖＴＨが変動するような安価な素子を
使っても、また双方向定電流制限回路３０８の電流値が
変動してもよく、更にキャパシタ３０６．３０７の簀量
値が変動してもその影響を受けることがない。よって変
換誤差が発生することのないＡ−Ｄ変換器を提供できる
。
．３０５としてオフセ、ノド電圧が変動し、これにとも
なって閾値宵、圧ｖＴＨが変動するような安価な素子を
使っても、また双方向定電流制限回路３０８の電流値が
変動してもよく、更にキャパシタ３０６．３０７の簀量
値が変動してもその影響を受けることがない。よって変
換誤差が発生することのないＡ−Ｄ変換器を提供できる
。
〈発明の他の実施例〉
第７図塀下にこの発明の他の実施例金示す。第７図の例
では自走形マルチバイブレータ３０］の第１インバータ
３０４をスイッチによって構成した場合を示す。このス
イッチは具体的には第８図に示すようにＦＥＴ ８０１
、８ （１２によって構成することかできる。
では自走形マルチバイブレータ３０］の第１インバータ
３０４をスイッチによって構成した場合を示す。このス
イッチは具体的には第８図に示すようにＦＥＴ ８０１
、８ （１２によって構成することかできる。
一方第４図に示した双方向定電流制限回路３０８は２つ
のＦＥＴ ４０ ］ 、 ４０２が共通電位に対して浮
いた形となっている。このためこのＦＥＴ ４０ ］と
４０２を他の回路と共にＩＣ化しようとした場合、ＦＥ
Ｔ ４０ ］と４０２は製造がむずかしぐなる。
のＦＥＴ ４０ ］ 、 ４０２が共通電位に対して浮
いた形となっている。このためこのＦＥＴ ４０ ］と
４０２を他の回路と共にＩＣ化しようとした場合、ＦＥ
Ｔ ４０ ］と４０２は製造がむずかしぐなる。
ｖ、９図はこのような不都合を一掃することができる実
施例を示す。この実施例では正の定電流回路９０１け正
電圧源端子９０２に接続すると共にスイッチ９０３を通
じて増幅器９０４０入力端子に接続する。負定電流回路
９０５は負電圧源端子９０６に接続すると共にスイッチ
９０７を通じて増幅器９０４の入力端子に接続する。ス
イッチ端子９０３．９０７は増幅器９０４の出力により
制御し、増幅器９０４の出力が負の時にスイッチ９０３
がオンとされ、スイッチ９０７はオフにされる。増幅器
９０４の出力が正の時にスイッチ９０３がオフ、スイッ
チ９０７がオンにされる。
施例を示す。この実施例では正の定電流回路９０１け正
電圧源端子９０２に接続すると共にスイッチ９０３を通
じて増幅器９０４０入力端子に接続する。負定電流回路
９０５は負電圧源端子９０６に接続すると共にスイッチ
９０７を通じて増幅器９０４の入力端子に接続する。ス
イッチ端子９０３．９０７は増幅器９０４の出力により
制御し、増幅器９０４の出力が負の時にスイッチ９０３
がオンとされ、スイッチ９０７はオフにされる。増幅器
９０４の出力が正の時にスイッチ９０３がオフ、スイッ
チ９０７がオンにされる。
従９て増Ｍ器９０４の出力が高レベルになると、これが
キャパシタ９０８を通じて増幅器９０４の入力側に正帰
還されると共に、スイッチ９０７がオンになり、負定電
流回路９０５は負電圧源端子９０６より負定市流を増幅
器９０４０入力端子へ供給して、その入力電圧が一定速
度で低下される。
キャパシタ９０８を通じて増幅器９０４の入力側に正帰
還されると共に、スイッチ９０７がオンになり、負定電
流回路９０５は負電圧源端子９０６より負定市流を増幅
器９０４０入力端子へ供給して、その入力電圧が一定速
度で低下される。
この入力笥、圧が増幅器９０４の閾値以下になると、増
幅器９０４の出力は低レベルにガリ、これがキャノ臂シ
タ９０８を通じて増幅器９０４の入力端子に正帰還され
ると共に、スイッチ９０３がオンになって正定電流回路
９０１は正電、圧源端子９０２より止定Ｗ流を増幅器９
０４の入力端子へ供給し、増幅器９０４０入力宵、圧が
閾値上越えると増幅器９０４の出力は高レベルになる。
幅器９０４の出力は低レベルにガリ、これがキャノ臂シ
タ９０８を通じて増幅器９０４の入力端子に正帰還され
ると共に、スイッチ９０３がオンになって正定電流回路
９０１は正電、圧源端子９０２より止定Ｗ流を増幅器９
０４の入力端子へ供給し、増幅器９０４０入力宵、圧が
閾値上越えると増幅器９０４の出力は高レベルになる。
以下同様のことを繰返す。このようにして第３図の場合
と同様に増幅器９０４の閾値宵、圧の変動に影響される
ことなく、アナログ入力電圧Ｅｉｎの変化に追従してデ
ー−ティ比が変化するパルス信号を分周器３０２から得
ることができる。
と同様に増幅器９０４の閾値宵、圧の変動に影響される
ことなく、アナログ入力電圧Ｅｉｎの変化に追従してデ
ー−ティ比が変化するパルス信号を分周器３０２から得
ることができる。
以上説明し、たよりにこの発明によれば安価な電子を用
いて安定性の高いＡ−Ｄ変換器を提供でき七の幼芽は実
用に俳して頗る大である。
いて安定性の高いＡ−Ｄ変換器を提供でき七の幼芽は実
用に俳して頗る大である。
第１図は従来のＡ−Ｄ変換方式を説明するための接続図
、第２図はその動作全訳間するための波形図、第３図は
この考案の一冥施全示す接続図、詑４図はこの発明に用
いた双方同形定電、流制限回路の一例を示す接続図、泥
５図は第３図に示すこの発明によるＡ−Ｄ肇換方式ヲ新
、明するための波形図、第６図はこの発明の詳細な説明
するための波形図、第７図乃至ＷＳ９図はこの発明の他
の実施例を示す接続図である。
、第２図はその動作全訳間するための波形図、第３図は
この考案の一冥施全示す接続図、詑４図はこの発明に用
いた双方同形定電、流制限回路の一例を示す接続図、泥
５図は第３図に示すこの発明によるＡ−Ｄ肇換方式ヲ新
、明するための波形図、第６図はこの発明の詳細な説明
するための波形図、第７図乃至ＷＳ９図はこの発明の他
の実施例を示す接続図である。
３０１：自走形マルチバイブレータ、３０２：分周器、
３０３：スイッチ手段、３０８；双方内形定電流制限回
路。
３０３：スイッチ手段、３０８；双方内形定電流制限回
路。
％許出願人 株式会社 北辰宵４機製作所代理人
局 野 卓 米 １ 図 升 ２ 図 ■ ４０３−４Ｌ１４− Ｊ
局 野 卓 米 １ 図 升 ２ 図 ■ ４０３−４Ｌ１４− Ｊ
Claims (1)
- （１） キヤ／’Ｐシタへの充電と放電の繰返しで発
振する自走形マルチバイブレータと、この自走形マルチ
バイブレータの発振出力周波数全整数分の１に分周する
分周器を具備し、この分周器の出力に関連して上記充電
及び放ｔを行う電圧源を基準電圧とアナログ入力電圧と
に切換え、この切換えにより上記自走形マルチバイブレ
ータの発振周波数が２値となシ上配分周器のレベル維持
期間全上記アナログ入力電圧によって変調するようにし
たＡ−Ｄ変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11583482A JPS596619A (ja) | 1982-07-02 | 1982-07-02 | Ａ−ｄ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11583482A JPS596619A (ja) | 1982-07-02 | 1982-07-02 | Ａ−ｄ変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS596619A true JPS596619A (ja) | 1984-01-13 |
| JPS6260852B2 JPS6260852B2 (ja) | 1987-12-18 |
Family
ID=14672268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11583482A Granted JPS596619A (ja) | 1982-07-02 | 1982-07-02 | Ａ−ｄ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020100575A1 (ja) * | 2018-11-12 | 2020-05-22 | 日本電信電話株式会社 | 自己校正機能付きａｄコンバータ |
-
1982
- 1982-07-02 JP JP11583482A patent/JPS596619A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020100575A1 (ja) * | 2018-11-12 | 2020-05-22 | 日本電信電話株式会社 | 自己校正機能付きａｄコンバータ |
| JP2020080456A (ja) * | 2018-11-12 | 2020-05-28 | 日本電信電話株式会社 | 自己校正機能付きａｄコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6260852B2 (ja) | 1987-12-18 |
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