JPS596409B2 - 走査装置 - Google Patents
走査装置Info
- Publication number
- JPS596409B2 JPS596409B2 JP4740476A JP4740476A JPS596409B2 JP S596409 B2 JPS596409 B2 JP S596409B2 JP 4740476 A JP4740476 A JP 4740476A JP 4740476 A JP4740476 A JP 4740476A JP S596409 B2 JPS596409 B2 JP S596409B2
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- Japan
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- gate
- signal
- input
- storage device
- input signal
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 2
- 239000002699 waste material Substances 0.000 description 1
Description
【発明の詳細な説明】
この発明は、走査装置に関し、特に、複数個の入力信号
群を一括走査するようにした走査装置に関する。
群を一括走査するようにした走査装置に関する。
計算機の中央処理装置に対し、多数の外部入力信号を入
力する場合、走査装置により各入力信号を順次走査して
入力するようにすると時間がかかりすぎることになる。
力する場合、走査装置により各入力信号を順次走査して
入力するようにすると時間がかかりすぎることになる。
この発明の目的は、複数個の外部入力信号群を一括して
走査し、走査に要する時間を短縮し得る走査装置を提供
するにある。
走査し、走査に要する時間を短縮し得る走査装置を提供
するにある。
以下、この発明の一実施例を図面について説明する。
図面を見るに、外部入力信号は８個ずつ一言にしてそれ
ぞれ対応するゲート１０１、１０２・・・１０８を通し
てデータ・バス１２へ、更に中央処理装置へと送られる
ようになつている。この場合、１入出力装置ごとにゲー
ト１０１、１０２・・・１０８を第１図のように設ける
。各ゲート１０を、１０２・・・１０８のゲート信号は
デコーダ１５を介しこれらに共通のＲＡＭのような記憶
装置１６から得る。
ぞれ対応するゲート１０１、１０２・・・１０８を通し
てデータ・バス１２へ、更に中央処理装置へと送られる
ようになつている。この場合、１入出力装置ごとにゲー
ト１０１、１０２・・・１０８を第１図のように設ける
。各ゲート１０を、１０２・・・１０８のゲート信号は
デコーダ１５を介しこれらに共通のＲＡＭのような記憶
装置１６から得る。
例えば該記憶装置１６の各横列は入力信号群の数に等し
い個数のメモリビットからなる。すなわち、各入力信号
群が８個の場合は８ビットのメモリを有することになる
。かくして、この各横列はその８個の入力信号群のうち
のゲートさせたい群とゲートさせたくない群を示すビッ
トよりなる。例えば、多数のコンベアをそれぞれのモー
タで運転する場合記憶装置１６の第１の横列は磨１〜／
ｆ６８のモータのうち、魔１、Ａ３、Ｎ、４３／ｆ６６
、廃８の外部信号群（モータ信号）をゲートできるビッ
ト構成にし、第２の横列は魔１、／１６２、／ｆ６５の
外部信号（モータ信号）群をゲートできるビット構成に
し、更に、第３の横列にはまた慮１〜／ｆ６８のモー、
夕信号群のうちのゲートしたい別の組合せのビット構成
をメモるようにする。これは次の入出力装置（図示せず
）に設けた記憶装置（図示せず）についても同様である
。各ゲートの第１番目の信号出力はデータ・バス１２の
第１番目のラインヘ、各ゲートの第２番目の信号出力は
データ・バス１２の第２番目のラインヘと、それぞれ共
通に接続されている。各記憶装置１６はアドレス・バス
１８を介して中央処理装置へ接続されている。
い個数のメモリビットからなる。すなわち、各入力信号
群が８個の場合は８ビットのメモリを有することになる
。かくして、この各横列はその８個の入力信号群のうち
のゲートさせたい群とゲートさせたくない群を示すビッ
トよりなる。例えば、多数のコンベアをそれぞれのモー
タで運転する場合記憶装置１６の第１の横列は磨１〜／
ｆ６８のモータのうち、魔１、Ａ３、Ｎ、４３／ｆ６６
、廃８の外部信号群（モータ信号）をゲートできるビッ
ト構成にし、第２の横列は魔１、／１６２、／ｆ６５の
外部信号（モータ信号）群をゲートできるビット構成に
し、更に、第３の横列にはまた慮１〜／ｆ６８のモー、
夕信号群のうちのゲートしたい別の組合せのビット構成
をメモるようにする。これは次の入出力装置（図示せず
）に設けた記憶装置（図示せず）についても同様である
。各ゲートの第１番目の信号出力はデータ・バス１２の
第１番目のラインヘ、各ゲートの第２番目の信号出力は
データ・バス１２の第２番目のラインヘと、それぞれ共
通に接続されている。各記憶装置１６はアドレス・バス
１８を介して中央処理装置へ接続されている。
また、各記憶装置１６の走査は中央処理装置からの命令
で走査が行なわれるようになつている。次に動作を述べ
る。
で走査が行なわれるようになつている。次に動作を述べ
る。
中央処理装置からの命令にしたがつて各記憶装置１６は
同期して１、２、３・・・ ８へと順次またはランダム
に走査される。今、記憶装置１６の１番目のアドレスの
ビットデータが、″１０１００００１’’であるとする
。中央処理装置が記憶装置１６の１番目のアドレスのビ
ットデータをゲート信号として各ゲート１０１〜１０８
に出力すると、ゲート１０１にば１−ゲート１０２にば
Ｏ−ゲート１０３にば１”―各ゲート１０４〜１０７に
は夫々１０′５、ゲート１０８にはゞゞビを出力する。
ゲート１０１に゛１”を出力すると、ゲート１０１はオ
ープンして、ゲート１０，に入力している１つの制御対
象（機器）に関する各入力信号１１１〜Ｉｌ８をデータ
・バス１２に出力する０またゲート１０２に゛Ｏ”を出
力すると、ゲート１０２はクローズして、ゲート１０２
に入力している各入力信号はＩ２ｌ〜Ｉ２８はデータ・
バス１２と導通しない状態となる。従つて、記憶装置１
６の１番目の８ビツトデータを各ゲート１０１〜１０８
に出力すると、ゲート１０１、ゲート１０３、ゲート１
０８の３つのゲートをオーブンする。そして、データ・
バス１２の信号線腐１には、ゲート１０１の入力信号１
１１、ゲート１０３の入力信号１３１、ゲート１０８の
入力信号１８１の３つの入力信号と接続した状態になる
。データ・バス１２の他の信号線腐２〜／Ｆ６．８も同
様に、各ゲート１０，・１０３・１０８の対応する入力
信号が、３本づつ接続した状態になる。今、ゲート１０
１に接続する制御対象がモータとし、入力信号線１，１
は、モータの故障を示す信号とする０モータが故障をし
た場合は、入力信号線１１１に電圧を印加し、正常の場
合は電圧を印加しないものとする。
同期して１、２、３・・・ ８へと順次またはランダム
に走査される。今、記憶装置１６の１番目のアドレスの
ビットデータが、″１０１００００１’’であるとする
。中央処理装置が記憶装置１６の１番目のアドレスのビ
ットデータをゲート信号として各ゲート１０１〜１０８
に出力すると、ゲート１０１にば１−ゲート１０２にば
Ｏ−ゲート１０３にば１”―各ゲート１０４〜１０７に
は夫々１０′５、ゲート１０８にはゞゞビを出力する。
ゲート１０１に゛１”を出力すると、ゲート１０１はオ
ープンして、ゲート１０，に入力している１つの制御対
象（機器）に関する各入力信号１１１〜Ｉｌ８をデータ
・バス１２に出力する０またゲート１０２に゛Ｏ”を出
力すると、ゲート１０２はクローズして、ゲート１０２
に入力している各入力信号はＩ２ｌ〜Ｉ２８はデータ・
バス１２と導通しない状態となる。従つて、記憶装置１
６の１番目の８ビツトデータを各ゲート１０１〜１０８
に出力すると、ゲート１０１、ゲート１０３、ゲート１
０８の３つのゲートをオーブンする。そして、データ・
バス１２の信号線腐１には、ゲート１０１の入力信号１
１１、ゲート１０３の入力信号１３１、ゲート１０８の
入力信号１８１の３つの入力信号と接続した状態になる
。データ・バス１２の他の信号線腐２〜／Ｆ６．８も同
様に、各ゲート１０，・１０３・１０８の対応する入力
信号が、３本づつ接続した状態になる。今、ゲート１０
１に接続する制御対象がモータとし、入力信号線１，１
は、モータの故障を示す信号とする０モータが故障をし
た場合は、入力信号線１１１に電圧を印加し、正常の場
合は電圧を印加しないものとする。
今、ゲート１０１に接続するモータが故障であるとする
と、入力信号線１，１は電圧が印加づれている。
と、入力信号線１，１は電圧が印加づれている。
このとき、中央処理装置が、記憶装置１６に記憶してい
るデータを各ゲート１０１〜１０８に出力してゲート１
０１をオープンすると、入力信号線１，１とデータ・バ
ス１２の信号線／ｆ（．１とは導通したときに、入力信
号１１１の電圧より第２図に示すトランジスタＴｒｌは
オンして信号線滝１をアース電位とする。中央処理装置
は、このデータ・バス１２のデータを入力してゲート１
０，・１０３１０８の３つの中にモータの故障を知るこ
とができる。このようにして、予め記憶装置１６に、各
制御対象の組合せを記憶させておき、走査して各ゲート
１０１〜１０８に出力させることにより、各制御対象間
の入力信号毎の論理積または論理和の結果をデータ・バ
ス１２上に出力して、短時間で必要とするデータを知る
ことができる。
るデータを各ゲート１０１〜１０８に出力してゲート１
０１をオープンすると、入力信号線１，１とデータ・バ
ス１２の信号線／ｆ（．１とは導通したときに、入力信
号１１１の電圧より第２図に示すトランジスタＴｒｌは
オンして信号線滝１をアース電位とする。中央処理装置
は、このデータ・バス１２のデータを入力してゲート１
０，・１０３１０８の３つの中にモータの故障を知るこ
とができる。このようにして、予め記憶装置１６に、各
制御対象の組合せを記憶させておき、走査して各ゲート
１０１〜１０８に出力させることにより、各制御対象間
の入力信号毎の論理積または論理和の結果をデータ・バ
ス１２上に出力して、短時間で必要とするデータを知る
ことができる。
故障信号が各ゲートから出力されるとデータ・バス１２
の対応するラインがアース電位となる回路構成は例えば
第２図のようになし得る。
の対応するラインがアース電位となる回路構成は例えば
第２図のようになし得る。
すなわち各トランジスタＴｒｌ，Ｔｒ２・・・ＴｒＯの
エミツタをアースに、コレクタを共通の電位線Ｂに接続
し、トランジスタＴｒｌ，Ｔｒ２・・・ＴｒＯのベース
にはそれぞれ各ゲートの相対応する入力信号１１１，ｉ
２１・・・ＩＯ，を加えるようにする。こうすることに
よりＩ，，の入力があると、他の入力信号の状態に関係
なくラインＢはアースとなる。この回路は中央処理装置
内に設ける〇上述のように、この発明によれば、各ゲー
トごとに複数個の入力信号例えば８個を一群とし複数群
を一括して走査することにより短時間に求める信号を得
ることができる。
エミツタをアースに、コレクタを共通の電位線Ｂに接続
し、トランジスタＴｒｌ，Ｔｒ２・・・ＴｒＯのベース
にはそれぞれ各ゲートの相対応する入力信号１１１，ｉ
２１・・・ＩＯ，を加えるようにする。こうすることに
よりＩ，，の入力があると、他の入力信号の状態に関係
なくラインＢはアースとなる。この回路は中央処理装置
内に設ける〇上述のように、この発明によれば、各ゲー
トごとに複数個の入力信号例えば８個を一群とし複数群
を一括して走査することにより短時間に求める信号を得
ることができる。
また、各記憶装置を各入出力装置ごとに設けるようにし
たので、これを共通の一つのものとして中決処理装置側
に設ける場合に比して配線数が少くなし得る。
たので、これを共通の一つのものとして中決処理装置側
に設ける場合に比して配線数が少くなし得る。
第１図はこの発明の一実施例のプロツク図、第２図はそ
の一部の回路図である。 １２・・・・・・データ・バス、１６・・・・・・記憶
装置、１８・・・・・・アドレス・バス。
の一部の回路図である。 １２・・・・・・データ・バス、１６・・・・・・記憶
装置、１８・・・・・・アドレス・バス。
Claims (1)
- １ 制御対象から複数の入力信号を入力し、ゲート信号
により各入力信号とデータ・バスとを導通する複数のゲ
ートと、予め複数の制御対象のいろいろな組み合わせを
記憶している記憶装置と、この記憶装置のデータをゲー
ト信号として各ゲートに出力して、各制御対象の各入力
信号の論理積または論理和をデータ・バスに出力するこ
とを特徴とする走査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4740476A JPS596409B2 (ja) | 1976-04-24 | 1976-04-24 | 走査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4740476A JPS596409B2 (ja) | 1976-04-24 | 1976-04-24 | 走査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52130261A JPS52130261A (en) | 1977-11-01 |
| JPS596409B2 true JPS596409B2 (ja) | 1984-02-10 |
Family
ID=12774168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4740476A Expired JPS596409B2 (ja) | 1976-04-24 | 1976-04-24 | 走査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596409B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425582U (ja) * | 1990-06-26 | 1992-02-28 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2121951B (en) * | 1982-05-28 | 1985-08-29 | Tokyo Shibaura Electric Co | A heat pot |
-
1976
- 1976-04-24 JP JP4740476A patent/JPS596409B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425582U (ja) * | 1990-06-26 | 1992-02-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52130261A (en) | 1977-11-01 |
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