JPS5964082A - ビデオゲ−ム装置用高速ｃｐｕ／シ−ケンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｉｌ１発明の背景 示する装置に関するものである。より詳細に云えば、本
発明は、例えばマイクロプロセサーによって制御された
ゲーム装置のカラーテレビモニタ装置における非常に多
くの対象の表示を制御する信号を安価で発生する回路に
関するものである。

さらによシ詳細には、本発明は、そのような表示に、関
して、高速で論理ならびに演算動作を行なう、融通の効
く、ユーザーによりプログラム可能な回路に関するもの
である。同じ発明者による、［ビデオゲーム用汎用表示
回路」と称する関連出願も同時に出願されている。

マイクロプロセサーを基礎とするビデオゲーム表示装置
において、以前に取られた手段は、表示しようとする全
フレームを定める記憶情報を書き込むことによって、記
憶マツプすなわち「ビット−マツプ」を作ることであっ
た。これは、ギロイ、Ｗによる」相互作用的コンピュー
タグラフィックス」、インクルウッド　クリツク、Ｎ、
Ｊ、、プレンティス−ホール、の１９７８年版、２４９
−２５６ページ、および発明者チャンによる米国特許第
４．１７７．４６２号に説明されている。

上記米国特許は、ゲームマイクロプロセサーを、困難な
非常に時間のかかる記憶マツプを準備する仕事から解放
しようとするものである。よって、前記特許においては
専用のゲーム表示回路を使用することによシ、画面上に
相当数の対象を表示し、運動させるかな夛改良された能
力を達成し得ている。しかし、前記発明者チャンの提案
による特許は、なお、マイクロプロセサに苛酷な拘束を
強いている。前記米国特許によれば、ゲーム制御情報は
、ゲーム表示回路に関連する固定記憶装置に置くことが
でき、よってゲームマイクロプロセサと該表示回路との
間の広範な通信を必要とする。さらに、彼の発明によれ
ば、ゲームマイクロプロセサと表示回路との両方が単一
クロックをはずして同期的に動作しなければならない。

ゲームマイクロプロセサは、全交信時間中不動作されな
ければならず、従って、ゲーム関連耐算を行なうゲーム
マイクロプロセサの利用可能な時間から時間がとられて
しまう。最終的には、チャンの提案では、高度に特定化
され従って高価な装置である、内容でアドレスすること
のできる記憶装置を利用しなければならないのである。

チャンの提案は、特殊な表示回路を使用している。米国
特許第４，０５４７４０号で説明づれているおうに、高
速汎用コンピューターも、また、視覚上のシミュレーシ
ョンのために周辺のグラフィック表示装置と共に使用さ
れている。特殊な表示回路は、ハードワイヤによるシス
テムに固有の非柔軟性という不利な点を有している。

高速の汎用コンピューターは、元来融通の効くものでは
あるが、商業地区や家庭のゲーム機で利用するには、余
りにも高価すぎるし、巨大すぎるし、かつまた複雑すぎ
る。

プログラム可能な汎用マイクロプロセサは、融通性と信
頼性を提供し、よってこのマイクロプロセサーがビデオ
ゲームにおける表示動作を行なうのに望ましいものであ
るということを示すものである。しかし、利用可能な汎
用マイクロプロセサーは、高解像度表示を行なう高速か
つ並列なビット能力は有していない。現在利用されてい
る８ビツトマイクロプロセサは、１チヤンネルにつき約
７．５馳の最大ビットレートでデータを出力することが
できる。よシ大きな並列ビット能力を有するマイクロプ
ロセサはより低速である。

汎用マイクロプロセサは、さらに、固定マイクロプログ
ラムを有していて、関連する論理ゲートを動作させる。

そのようなマイクロプロセサのユーザーは、許されたマ
クロ命令から成るプログラムを書くことになる。各誌め
られたマクロ命令は、固定マイクロプログラムの一つか
ら成る一連の若干のマイクロ命令を付勢させる。

しかし、ユーザーは、利用されようとする特定の用途に
合うよう、マイクロプロセサを活用するために該プログ
ラムを変更することはできない。

従って、高解像度ビデオゲーム表示機能を制御するため
には、現行のマイクロプロセサの速さと適応性では不十
分であり、またその並列ビット能力も不十分である。

本発明は、従って、ゲームマイクロプロセサによって与
えられたビデオ表示データに応答してビデオ表示信号を
発生する高速処理装置用の回路を目的とするものである
。該マイクロプロセサデータは、実際、かな９一般的で
あるので、ラスク走査表示の各画偉に先立つ、短い「ノ
・ンドシエイクｊ期間中に高速処理装置に送信され得る
のである。

該回路は非常に広く応用され得る。該−膜性は、一部、
ゲーム制御装置、例えば上述のマイクロプロセサと、高
速処理装置との間の通信のための限られた必要性から生
じたものでおる。

該表示回路は、よって、ゲーム装置の細部とは、事実上
独立的に動作する。

例えば、同一発明者による関連同時出願明細書では、（
すでに明らかにされ、ここでも全体にわたって引用して
取り上げられているが）、表示回路の唯一のゲーム特定
部分が、表示しようとする対象の表現を含む固定記憶装
置内に入れられている。従って、ゲームマイクロプロセ
サは垂直帰線消去（ブランキング）中に、表示しようと
する対象の属性（識別）を与えることだけが必要であり
、表示しようとする対象の表示位置および表示幅を整合
する。さらに、マイクロプロセサと表示回路の両方を、
単一基本クロックをはずして走行させることも全く可能
であるけれども、この両者をクロックさせる別の装置を
備えることによって、独立性が達成されている。

（２）発明の概要 該発明により教示された原理を具体化する特殊な構成は
、上述の同時に出願された願書で述べられた、ビデオゲ
ーム用汎用表示回路の具体例の一構成要素として動作し
ている。そこで述べられているように、該表示回路は、
ラスタ走査表示モニタ装置における掃引、カラー、輝度
および帰線消去に関するタイミングと制御のための装置
を備えている。該モニタの単一表示は、説明された構成
においては４８０本の水平線から成るものであってよい
。各水平線は制御目的のために、画素として知られる、
５１２０個別隣接部分に分割される。画素への分割は概
念上だけであり、モニタによる水平線走査は、通常、基
本的には連続的な緋となっている。

単二表示は二つの飛び越しくインターレース）フレーム
を有し、その各々はモニタ面の垂直掃引から成っている
。第一のフレームは偶数ライン、０−４７６とライン４
７８の初めの半分を表示する。第二のフレームは、ライ
ン１の後半およびライン４７？マでの残りの奇数ライン
を表示する。各フレームは、１マイクロ秒の帰線消去期
間が後に続（１５，２マイクロ秒の時間推移において生
じるが、該帰線消去期間はＶＢＬＫとして引用づれる。

従って、ラスタは１秒につきはソ３０表示を示す。１ラ
インにつきそれ以上の垂直線およびそれ以上の画素を有
する高解像度表示も本発明によって考えられている。

各水平線は、約５１．２マイクロ秒の水平掃引時間に掃
引され約１２．２マイクロ秒の帰線消去時間が後に続く
が、該帰線消去期間は以後ＨＢＬＫ　　と称する。

特殊な構成になっている本発明による表示回路は、５色
電子銃用増幅器と輝度増幅器とを制御し、それらは、次
いで、モニタ表示装置を制御する。該表示回路はまた、
クロック装置、垂Ｍならびに水平カウンタ、および表示
モニタに対する掃引および空白（ブランキング）信号を
備えている。該クロック装置は、約５０ナノ秒の矩形波
を発生する。

ゲームプレー中に表示しようとする対象は表示回路内の
オブジェクトＲＯＭでコード化される。該ＲＯＭ内にコ
ード化された対象は、どの特定の画面位置とも関連して
いない。モニタ面における各表示に対する特定の画面場
所に特定の対象を位置させることが、本発明によるＣＰ
Ｕ　／シーケンサと協同している表示回路の動作である
。該ゲームマイクロプロセサは、表示しようとする対象
のＲＯＭアドレス、各対象の初期表示位置および各対象
の幅と高さから成るデータ信号を発生する。該データ信
号は、ゲームマイクロプロセサおよびＣＰＵ／シーケン
サの両方にとってアクセス可能な入力ＲＡＭ　ＲＢ　Ｋ
記憶きれる。また、該データ信号はＪ８表示の前のＶＢ
ＬＫ期間中にゲームマイクロプロセサから送信される。

ＣＰＵ／シーケンサは、よって、モニタ面で各表示中に
表示しようとする各対象の画面場所を備えているのであ
る。ＣＰＵ／シーケンサは表示動作を行なわせる第二の
マイクロプロセサ装置として動作する。それは、表示回
路にビデオ表示信号を与えるために、データ信号を処理
する。該シーケンサは、高解像度画面上の非常に多くの
対象を制御することのできる高速回路から成っている。

関連する特徴としては、該シーケンサは非常に多くのチ
ャンネルに高データレートで、ここで述べられている特
定の構成では２７チヤンネル約２０　ＭＨｚで、同時制
御信号を出力する。

ここで述べる特殊な構成におけるＣＰＵ／シーケンサは
、論理装置、マクロ命令で符号化されたＲＯＭ　ｉ含む
マクロ部分、およびマイクロ命令で符号化されたＲＯＭ
を含むマイクロ部分とから成っている。該マイクロ命令
は２０　ＭＨｚクロックレート（速度）で実行され、前
記マイクロ命令の各々は２７の２進データチヤンネルの
状態を制御する。各マクロ命令は一連のマイクロ命令を
実行させる。該マクロ命令はＣＰＵ／シーケンサに与え
られたデータ信号に追従するシーケンスで実行される。

該マクロならびにマイクロ命令は、本発明によるＣＰＵ
／シーケンサを組み入れた特殊な表示回路に適合される
ことができる。その意味では、該命令はユーザーにとっ
てプログラム可能となっている。

従って、本発明の教示する点は、単一表示過程（プロセ
ス）において表示しようとする各対象に対する最初のラ
イン番号と最初の水平画素番号とを備えているＣＰＵ／
シーケンサで具体化され得るのである。特定の構成にお
いては、該ＣＰＵ／シーケンサは表示回路により表示さ
れた各水平線の始まシで、該水平線が現在表示されてい
るどの対象の垂直艇範囲内にあるかを判定する。そのよ
うな対象の各々に対して、表示回路は現在のライン上の
開始水平画素アドレスだけを必要とする。カウンタが該
アドレスの値に達した直後に、該表示回路は、モニタの
ライン表示と同期的に、水平画素カウンタの各８番目の
カウント毎に、オブジェクトＲＯＭから４つの３２ビッ
トデータグループ分けを、逐次的にラッチする。次いで
、各グループ分けにより、次の８画素の各々に対する４
ビツトのカラー／輝度、情報を発生する。

具体化された該ＣＰＵ／シーケンサを使用することによ
って、表示の間で全表示のマツプを備える必要がなくな
るのである。該ＣＰＵ／シーケンサによって、表示回路
のＡ制御部分は、次の水平線上に表示しようとする各対
象に対するデータによる各ライン掃引（ドローインク）
期間に、表示回路内のＲＡＭＲＣ＞よびＲＡＭ　ＲＤを
ロードする。特定の構成でのデータは、実質的に、ＲＡ
Ｍ　ＲＣ内に書き込まれた水平線開始画素数とＲＡＭ　
ＲＤ内に書き込まれた１２ビツトのＲＯＭアドレス情報
および４ビツトの幅情報とから成シ立っている。八−制
御部分における制御装置ＣＡは、ＨＢＬＫＯ間に一連の
「書き込み」を発生するのであるが、それによって、Ｒ
ＡＭ　ＲｅおよびＲＡＭ　ＲＤから、それぞれシ…ライ
ン緩衝器、およびＲＡＭ　ＲＥ、さらにまた表示回路へ
のデータ伝達を速くしている。ＲＡＭ　ＲＣおよびＲＡ
ＭＲＤは入力ＲＡＭ　ＲＢからロードされる。

該ゲームはマイクロプロセサは、表示の完全なマツプを
備えている必要はなく、従って、その大部分の時間をゲ
ーム制御動作に自由に注ぐことができる。該ゲームマイ
クロプロセッサは、ＶＢＬＫの間中、表示しようとする
対象およびその画面での場所を識別することだけが必要
なのである。従って、該マイクロプロセッサには、非常
の多くの可変の大きさを持つ対象を操作するに当って、
何ら大きな負担はないのである。

ここで述べる特定の構成によれば、一度に３２の対象ま
で操作するよう設計されている。限定要因となるのは、
ＣＰＵ／シーケンサ−の速度であるが、これは基本クロ
ック速度により支配される。−該速度は、本特定の構成
で利用されているのとは異なる技術、例えば、エミッタ
結合論理回路を利用することによっても、大きさの度合
いで、増加され得る。従って、３Ａ象までの限度は、本
発明にとって固有のものではない。

従って、ビデオゲーム構成に関する当業者にとっては明
らかなことであるが、本発明の目的の一つは、カラービ
デオ画面上の非常に多くの対象の表示を経済的に制御す
ることのできる、実質的な自蔵回路を提供することであ
る。

その他の目的は、ゲームマイクロプロセサを表示義務か
ら実質的に解放し、よって、該マイクロプロセサがその
時間をゲーム関連の計算に当てることができるようにす
ることである。

本発明のその他の諸口的、利点、特徴等は、以下の詳細
な説明で、特に添付の図面を参照することにより、容易
に明らかになるであろう。

（３）良好な具体例についての詳細な説明次に本発明の
具体例について図面を参照して説明する。

第１図の回路図は、本発明の具体例の機能的構成要素を
一例として示している。図示された特定の具体例は、同
時に出願された出願におけるビデオゲーム用の汎用表示
回路で利用されるよう意図した本のであることを理解さ
れたい。

この場合の例は、プレーヤー人力に応答する計算を実行
し、かつ表示をつかさどるデータを発生するゲームマイ
クロプロセサが示されている。

すなわち、ゲームマイクロプロセサの表示回路に対して
の出力は、対象像のどれを選択して表示しようとしてい
るのか、また、ゲームビデオ画面における表示位置がど
うなるのかを判定する。

該マイクロプロセサは、垂直帰線消去中の短い時間の間
、表示回路と交信する。該表示回路は、−構成要素とし
て、本発明のＣＰＵ／シーケンサを有する。該ＣＰＵ／
シーケンサは、それ自体のクロック不動作装置１０を有
しているが、第１図に示されるように、Ｉ１０バス１２
を介して表示回路の残りの部分と交信する。該表示回路
はＩ１０バス１２を介して信号を搬送し、該信号は垂直
帰線期間の終了間際に不動作装置を有するクロック１０
を動作させる。Ｉ１０バス１２に搬送された外部リセッ
ト信号は、不動作装置を有するクロック装置１０が動作
されるのとほぼ同じ時間に、タイミング／リセット回路
１４を動作させる。

不動作装置を有するクロック装置１０を動作させ、タイ
ミング／リセット回路１４を動作させることによって、
ＣＰＵ／シーケンサを動作させるという影響を及ぼす。

ＣＰＵ／シーケンサを動作させることによって、タイミ
ング／リセツ）回路１４ｉｊマクロシーケンサ１６およ
びマイクロシーケンサ１８を初期化する。マクロシーケ
ンサ１６とマイクロシーケンサ１８の両方は、プログラ
ムされたＲＯＭを備えている。マクロシーケンサＲＯＭ
はマクロ命令から成る単一マクロプログラムを有してい
る。各マクロ命令は、マクロシーケンサ内のＲＯＭにお
ける単一アドレスに記憶されたデータから作られる。該
マクロ命令は、従来のディジタルコンピュータにおける
「アセンブリ」言語命令、例えば、Ｎ・シャピンの「ア
センブリ言語による３　６０／３７０　プログラム法」
にューヨーク、マクグローヒル、１９７５年）の１５ペ
ージに述べられているようなもの、に大体において対応
する。

マイクロシーケンサ内のＲＯＭは、数グループのマイク
ロ命令を有していて、各グループはマクロシーケンサ内
のマクロ命令の中の−っに独自に対応する。各マイクロ
命令はマイクロシーケンサＲＯＭ内の単一アドレスにお
けるデータが作られる。該マイクロ命令は、シャビンが
述べているように、従来のコンピュータにおける機械言
語命令に類似している。

各マイクロ命令は、表示回路の中のＲＡＭ記憶装置およ
びＣＰＵ／シーケンサの中の入力ＲＡＭＲＢ２０の読み
取り／書き込みを制御する。また、該マイクロシーケン
サ命令は、演算論理装置２２を制御し、またマクロシー
ケンサ１６（Ｄ中（Ｄ命令のシーケンスをも制御する。

該ゲームマイクロプロセサは入力ＲＡＭ　ＲＢ２０と直
接交信し、かつ、垂直帰線消去期間の短い「ハンドシェ
ーク」区間中に、該入力ＲＡＭ　　ＲＢ２０内に表示情
報を入れる。

従って、明らかに、該ＣＰＵ／シーケンサは、実際には
、表示回路動作を行なわせられるマイクロコンピュータ
となっているのである。しかし、他のマイクロコンピュ
ータと異なシ、該ＣＰＵ／シーケンサはゲーム設計者に
より、マイクロレベルでもマクロレベルでも両レベルで
プログラムされ得る。ゲームすなわち表示の変化例もま
た、単にマクロシーケンサ１６およびマイクロシーケン
サ１８の両ＲＯＭを置き換えることによって容易に作成
され得る４、さらに、従来のマイクロプロセサとは異な
シ、本発明のＣＰＵ／シーケンサは同時に制御される任
意の多数の出力チャンネルを有するものであってよい。

従って、第１図に例示された具体例は２４ビツトの出力
を同時に制御する。さらに、第１図に例示された具体例
は次の点で従来のマイクロプロセサとは区別される、す
なわち、それが、不動作装置を有するクロック装置１０
からのクロック信号の各立ち上がりで、マイクロシーケ
ンサがその２４のチャンネルに同時にデータを入れると
いう非常に高速のクロックレート（速度）で走行し得る
のである。本具体例におけるクロックレートは■ｈであ
る。

本発明によるＣＰＵ／シーケンサを先行技術によるマイ
クロコンピュータと区別するそノ他ノ特徴は、以下のよ
り詳細な説明によシ明らかになるであろう。

第１図に示された構成要素の相互関係は、ビデオ表示中
のラスク走査表示モニタ画面上の単−ｉ示表現の前後関
係、で、よりよく理解することができる。表示表現の開
始以前のＶＢＬＫ期間中に、ゲームマイクロプロセサは
ビデオ表示回路にデータを送信する。該データは、基本
的には、ゲームプレイに従って、やがて生ずる表示の間
モニタ画面上に表示しようとする対象の属性上画面上の
場所とから成るものであってよい。本発明の他の具体例
においては、他の情報、例えば対象の大きさおよび方向
なども送信されることもできる。

ＶＢＬＫの終了前の約６３マイクロ秒に、これは単一の
水平線を掃引する時間であるが、表示回路は信号を発生
して不動作装置つきクロック装置１０を動作させる。次
いで該不動作装置つきのクロック装置１０は、ＣＰＵ／
シーケンサの動作に必要なディジタルクロック信号を発
生する。これらのディジタルクロック信号は、通常、ゲ
ームマイクロプロセッサで利用されるクロック信号から
は独立しているが、表示回路クロック信号と同期的であ
ってもよい。従って、ゲームプレイ回路と表示回路とは
相互に独立的に動作するのである。

不動作装置つきのクロック装置１０は、商業的に利用さ
れるマイクロプロセサのサイクル時間より実質的に短い
周期を有するクロック信号を発生する。これらの短い周
期のクロック信号の特性は、本発明のＣＰＵ／シーケン
サの高速特徴に関連しているのである。

該表示回路は、■ルバス１２を介して不動作装置つきの
クロック装置１０を動作させる信号を送信する。該Ｉ１
０バス１２は、表示回路とＣＰＵ／シーケンサとの間の
通信をさせる。該表示回路はまた、Ｉ１０バス１２ｔｌ
−介して、クロック動作信号とはソ同時に１タイミング
リセット回路１４に外部リセット信号を送信する。該タ
イミングリセット回路は、次いで、ディジタルクロック
信号と共に利用される信号を発生し、マクロシーケンサ
１６およびマイクロシーケンサ１８を初期化する。不動
作装置つきクロック装置１０およびタイミングリセット
回路１４は、よって、表示回路に応答するディジタルク
ロック装置となっていて、ディジタルクロック信号を含
む信号を発生するのであるが、該ディジタルクロック信
号は、ゲームマイクロプロセサのサイクル時間より実質
的に短い周期を有している。

マクロシーケンサ１６は、マイクロシーケンサ１８に対
して、マクロシーケンサ１６のＲＯＭＡ部分における最
初のアドレスでの内容を備えたデータを読み取ることに
よって、初期化信号に応答する。マイクロシーケンサ１
８は、マイクロシーケンサ１８のＲＯＭ　Ｂ　　部分に
おける隣接するアドレスの中の最初の一組での内容を備
えたデータを順次に読み取ることによって、マクロシー
ケンサ１６からのデータに応答する。

ＲＯＭ　Ｂからの該データは複数の出力チャンネルで読
み取られるのであるが、該チャンネルの中の幾つかはＲ
ＡＭ　ＲＢ２０に接続はれており、また幾つかはＡＬＵ
２２に接続され、また表示回路に接続されているものも
ある。さらに、マイクロシーケンサ１Ｂからマクロシー
ケンサ１６へ接続する出力チャンネルもある。

ＲＡＭ　ＲＢへの出力チャンネルのデータによって、　
ＲＡＭ　ＲＢ　はゲームマイクロプロセサによって書か
れた表示リスト中の第一の対象の開始位置を読み取る。

次いでＡＬＵ２２は、対象が次の表示ラインに、この場
合は第一ラインであるが、表示されようとしているかど
うかを、表示回路からのＩ１０バス１２上の利用できる
ビデオ表示データを利用して判定することによって、出
力チャンネル上のデータに応答する。次いで、マクロシ
ーケンサ１６は、第一の対象が表示されようとしている
か否かにかかっているＲＯＭＡでの新しいアドレスをア
ドレスすることによって、出力チャンネル上のデータに
応答する。ＲＯＭ　Ａでの各アドレスによってマクロシ
ーケンサは、ＲＣＭ　Ｂでの一連のアドレスをアドレス
することを開始させるデータを出力する。マクロシーケ
ンサ１６０ＲＯＭ　Ａにおけるマクロ命令は、よって、
マイクロシーケンサ１８のＲＯＭ　Ｂにおけるマイクロ
命令シーケンスの実行を制御するのである。

第一の対象が表示されないような場合には、マクロシー
ケンサ１６はマイクロシーケンサ１８に１表示リスト中
の他の対象が次のライン上に表示されようとしているか
どうかのチェックを続けさせる。そのような対象が確認
された場合には、マクロシーケンサ１６はマイクロシー
ケンサ１８に、表示回路内゛にデータを転送させ、さら
に、表示リストが使い果たされるまで、次のラインに表
示されようとする他の対象のチェックを続けさせる。該
データ転送によって表示回路を動作はせ、関連出願で述
べられた態様で、表示の第一のラインを掃引させている
。

上述のように、該表示リストが便い果たされると、不動
作装置つきクロック装置１０は不動作になり、マイクロ
シーケンサも不動作にする。

不動作装置つきクロック装置１０は次いで、次のライン
の開始で再び動作され、また、対象をチェックしデータ
を転送する過程も、表示が完了するまでラインごとに繰
り返される。

マイクロシーケンサ１８の出力チャンネル上のデータは
、ＲＯＭ　Ｂ　がアドレスされる速度で変化するのであ
るが、該速度は不動作装置つきアドレス装置１０からの
ディジタルクロック信号の速度であるり、該データは、
ＶＯババス２およびＲＡＭ　ＲＢ２０からのデータを利
用して、同じ速度で動作しているＡＬＵ　２２１制御す
る。ＲＯＭ　Ｂのデータは、特定のゲーム装置すなわち
特定の表示回路の要望に一致するように変更きれること
もできる。また、本発明の原理と一致するような、ＲＯ
Ｍ以外の記憶装置を使用することも考えられている。マ
イクロシーケンサ１８とＡＬＵ２２とは、ビデオ表示デ
ータおよびマクロ命令に応答し、かつ、Ｄ、数の所定シ
ーケンスのユーザによりプログラム可能なマイクｂ命令
を有する記憶装置を含むマイクロシーケンサ装置と、デ
ィジタルクロック信号に応答してマイクロ命令を実行す
る装置と、および、ＣＰＵ／シーケンサ、ビデオ表示回
路さらにマクロシーケンサ１６の間で２進データを搬送
する複数の出力チャンネル、とから成るのである。

マクロシーケンサ１６０ＲＯＭ　Ａ　記憶装置もまた、
特定のゲーム装置あるいは表示回路の要求に一致するよ
うに変更することもできる。マクロシーケンサ１６のＲ
ＯＭ以外の記憶装置を使用することもまた、本発明の原
理にしたがって行なわれる。従って、明らかに、マクロ
シーケンサ１６は所定のシーケンスでユーザーによりプ
ログラム可能なマイクロ命令を有する記憶装置を含むマ
クロシーケンサ装置と、ディジタル信号に応答して連続
的なマクロ命令の各グループを読み取る読み取シ装置と
から成っているのであって、なお該読み取シ装置はディ
ジタルクロック装置からの信号に応答しているのである
。

本発明の上述の具体例において、機能的に述べられた各
構成要素は、以下のより詳細な説明によりさらにはつき
すするであろう。

不動作装置つきクロック装置１０ 第２図で示すように、本具体例の不動作装置つきクロッ
ク装置１０の特殊な構成忙よって５０ナノ秒クロック、
Ｄフリップフロップ、すなわち、クリアピン１とプリセ
ットビン４を有する７４７４　Ｄ　　フリップフロップ
型のビン３への入力、金利用している。（第２図では、
その他の図におけるように、集積回路番号の初めの「７
４」は除かれているが、これはこのような回路図では通
例である。）プリセットビン４への入力が亮レベルであ
る場合、クリアとプリセットピンと有するＤフリップフ
ロップは、そのＱピン５からシーケンサに対して１００
ナノ秒クロックパルスを発生する。プリセットピン４が
低レベル状態にある場合には、シーケンサへのクロック
は不動作になる。不動作にさせることによって、フリッ
プフロップの出力ピン５を高レベル状態にさせる。該プ
リセット入力は表示回路によって供給される。該表示回
路はＶＯババス２を介してＣＰＵ／シーケンサと交信し
、ＣＰＵ／シーケアー９−ハ、ｎｎｉ、？信−ｑ、ｏＭ
ＡｓＥ？信号、Ｂ　Ａｌ”信号、および５０ナノ秒ＣＬ
Ｋ入力を、不動作回路つきクロック装置１０に搬送する
。該Ｈａ　ＬＫ”信号は表示制御装置からのＨＢ　ＬＫ
倍信号補数であって、本文では「米」記号で、図面では
上部の「−」記号で表示される。■ＢＬｆはＨＢＬＫの
間は低レベルである。ＤＭＡ５ＥＬ’ｌ’信号はＶＢＬ
Ｋの間は低レベルであって、表示の第１フレームに続（
ＶＢＬＫの終了する１水平勝時間（約６５．４マイクロ
秒）前と、表示の第２フレームに続（ＶＢＬＫの終了す
るン２水平線時間前とに高レベルになる。Ｂｉ２”信号
はクロック装置１０を不動作にし、従って、表示回路に
おけるＲＡＭ　ＲＤとＲＡＭ　Ｒｅとが、次のＨＢ　Ｌ
Ｋ信信号例開始する水平線を掃引するのに必要なすべて
のデータをロードされた後、該ＣＰＵ／シーケンサも不
動作にする。

該クロック回路は、マイクロシーケンサに対して１００
ナノ秒と５０ナノ秒のクロックパルスを備えている。該
１００ナノ秒および５０ナノ秒クロック入力は結合され
て、マイクロシーケンサの別の部分の動作量の時間遅延
を発生する。

該１００ナノ秒パルスは、特定の構成においては、第２
図で示すように、Ｄフリップフロップの負のＣ出力ｉＤ
入力に結合し、かつ、ＣＬＫラインからの５０ナノ秒ク
ロックパルスで該フリップフロップをクロックすること
によって、発生される。

ＣＬＫｔｎａｃラインは、Ｄフリップフロップピン５か
らの１００ナノ秒パルスをタイミングリセット回路１４
に搬送する。ＣＬＫｍｔｓｃ’信号は反転されたＣＬＫ
就Ｃ信号から成るのであるが、ＣＬＫｙｎａｃ’ライン
のタイミングリセット回路１４に送信される。該ＣＬＫ
ｍａｃ信号は、第３図に示されるように再び反転されて
遅延ＣＬＫｍａ６信号を発生する。

ＣＬＫｍｉａ　ラインは１００ナノ秒パルスをマイクロ
シーケンサに搬送する。該ＣＬＫｍｉｃ信号はＣＬＫｓ
ａ□米ラインから取られて反転され１次いで遅延ＣＬＫ
　ｍａＯ信号にはｙ等しい信号を発生する。

ＣＩ、Ｋｍｉ　ａ　Ａラインはマイクロシーケンサのた
めの第２のクロック装置を備えている。特定の構成にお
けるＣＬＫｔｎｉｅ　Ａラインはノアゲートの出力ビン
４からのものであってよく、該ノアゲートにおいては、
５０ナノ秒ＣＬＫラインおよび１００ナノ秒ＣＬＫｍｉ
ｃ　　ラインが入力となっている。

ＣＬＫｍｉｏＡライン上の結果の正パルスは約２５ナノ
秒の幅を有し、かつ、１００ナノ秒クロックパルスの各
立ち上がり後約７５ナノ秒で立ち上がるのでおる。該ノ
アゲート出力は、入力ピン２會高レベルに接続されたア
ンドゲートによって供給され、さらに、別の少ない時間
遅延を発生している。

第３図で示されるタイミングリセット回路１４ハ、マク
ロシーケンサ１６およびマイクロシーケンサ１８に対す
る制御信号を発生している。

遅延ＣＬＫｍａｅラインはノアＢゲートの入力ピン３に
与えられているが、それはＭＡＣ−ＣＯＮライン上のオ
アＢゲート入カビン１に出力する。オアＢゲートピン３
はＣＬＫ　ａｄｖライン上に出力しているが、それは、
マクロシーケンサ１６に対する制御およびクロック信号
を発生する。

オアＢゲートの第２人力は、オアＢゲートの入力ピン２
に結合されたマイクロシーケンサ１８からのＭＡＣＡＤ
■ラインとなっている。従って、ノアＢゲートの出力が
低レベルの場合に、ＣＬＫαｄシラインはＭＡＣＡＤＶ
ラインに信号を搬送する。

反対に、ＭＡＣＡＤＶラインが低レベルの場合は、ＣＬ
Ｋａｄｖ　ラインはＭＡＣ−ＣＯＮラインに信号を搬送
する。

ピン２上のノアＢゲートの第２の入力は、ビン１３上の
リセットカウンターＱＢ出カがらのＣＬＥＡＲＢライン
となっている◎ビン１４上のリセットカウンターＱＡ出
力は、ＣＬＥＡＲＡラインを対応的に制御する。同期的
４ビットテキサスインスツルメント社の７４１６１がこ
こで述べる特定の構成におけるリセットカウンターとし
て使用されている。

該リセット回路の入力は、不動作装置つきのクロック装
置１０からのＣＬＫｆｌＬａｃ米ラインと、ＣＬＫ淘ａ
ラインとから成っている。該ＣＬＫｔｙｔα。

ラインは、Ｄフリップフロップ、たとえば、７４７４の
ようにプリセットとクリアピンを有し、また、Ｄ入力ピ
ン１２と高レベルにセットされタクｌＪヤビン１０を有
するもの、のクロック入力に接続している。Ｉ１０バス
１２からのＲＥＳＥｆラインはＤフリップフロップＢの
プリセットピン１３に接続している。該ＲＥＳＥＴ’信
号は、水平カウンタがリセットする場合、すなわち、同
時申請の出願で説明きれているように、水平線の第１の
水平画素を表示する直前に、低レベルになるのである。

ＤフリップフロップＢは、Ｑライン上のＱビン９から出
力する。該Ｑラインはリセットカウンタのロードピン９
に接続し、また、該カウンタのデータ入力は２進数００
０１にセットされる。

該カウンタからの二つの最下位出力数はナンドＡＢゲー
トによって該カウンタの動作ピン７に接続する。（ＡＢ
）’ラインはナンドＡＢゲートの出力ピン６をカウンタ
ピン７に接続している。

ＣＬ　ＥＡＲＡラインもまたリセットカウンタの最下位
数出力ピン１４からの信号をマイクロシーケンサ１８に
搬送している。該カウンタの出力ピン１３の、次の最下
位数は、ＣＬＥＡＲＢラインでノアＢゲートおよびマク
ロシーケンサ１６に搬送される。該リセットカウンタは
、ＣＬＫ　ｍａＢ米ライン上の立ち上がりによシクロツ
クされる。

第３Ａ図のタイミング図で示されるように、システム動
作は、ＲＥＳＥ−ライン上の表示回路から送信された約
１００ナノ秒以上の持続時間を有する低信号で開始する
。ＲＥＳＥ−が低レベルになる場合、フリップフロップ
Ｂはリセットカウンタのロードピン９に低レベルを搬送
するＱ出力ビン９によって不動作にされる。Ｑライン上
の低レベルが該りセットヵウンターを不動作にする。Ｃ
ＬＫｒｌＬａｃ米ライン上の第１う連続する立ち上がり
は該リセットカウンターに口ｏｏ１人カデータをロード
し、それによってＱＡＦｉＣＬＥＡＲＡライン上に論理
高レベルを出力し、また、ＱＢはＣＩＪＡＲＢライン上
に論理低レベルを出力する。

ＱＢが低レベルの間、ノアＢゲートはＭＡＣ−ＣＯＮラ
イン上に一組の５０ナノ秒高パルスを送信するのである
が、該パルスは、後で述べるように、マクロシーケンサ
１６のリセットを援助する。

ＲＥＳＥＴ’の高レベルへの渡シで、ＣＬＫ−ラインの
次の立ち上がりは論理高レベルへのＱラインをクロック
し、リセットカウンターを動作させる。Ｑラインが高レ
ベルになるとＣＬＫｔｎａｃ’の次の立ち上がり区間は
、リセットカウンターを、カウント２．２進ｉ　００１
０まで増分させる。

よって、ＣＬＥＡＲＡラインは高レベルかう低レベルへ
の渡りをするし、反対にＣＬＥＡＲＢラインは低レベル
から高レベルへ渡りをする。両方の渡りはＣＬＫｍａ−
の立ち上がり区間とはソ同時に行なわれる。第３Ａ図で
示されたＣ　ＬＥＡＲＡライン上の結果の１００ナノ秒
低レベルはマイクロシーケンサ１８をリセットするので
あるがこの墨は次に述べる。

ＣＬＫｍａｅ’の次の立ち上がり区間におけるリセット
カウンタの最後の渡りによって、ＣＬＥＡＲＡラインと
ＣＬＥＡＲＢラインの両方は高レベルにセットされる。

アンドＣゲートは、ＣＩＪＡＲＣライン上のＣＬＥＡＲ
ＡとＣＬＥＡＲＢとの論理積をマイクロシーケンサラッ
チに出力し、よって、これらのラッチを動作させる。同
時に、カウンタへの１ｆ１４Ｓ　（ＡＢ）”ライン上の
低レベルにより、ナンドＡ　Ｊ３’ゲートから解除され
る。カウンタはそこで不動作になシ、また、リセットサ
イクルは次のＲＥＳＥＴ’低パルスが発生されるまでに
完成される。

ＣＬＫ　ａｄｖ　　ラインは、１００ナノ秒正パルスが
ＭＡＣ−ＣＯＮ　　ライン上にある間を除いて、ＭＡＣ
ＡＤＶライン上にあるどんな信号をも搬送する。

マクロシーケンサ１６ 特定の構成でのマクロシーケンサ１６は、第４図で明ら
かなように、８ビット同期カウンタＡ、５１２Ｘ８ビッ
トＲＯＭＡ、およびクリアを有するオクタルＤフリップ
フロップＡとから成っている。特定の構成では、テキサ
スインスッルメント社の７４２７３フリツプ７０ツブお
よびタンデム対による７４５１６３カウンタさらに、フ
ェアチャイルド社の９３４４８プログラム可能ＲＯＭ等
を利用することができる。

タイミングリセット回路１４からのＣＩＪＡＲＢライン
は、８ピット同期カウンタＡクリアピン１およびオクタ
ルＤフリップフロップＡクリアビン１に接続している。

ＣＬＥＡＲＢライン低レベルは、リセットカウンタが動
作された後、約５０ナノ秒たって開始する、約２００ナ
ノ秒の持続時間を有する。ＣＬＥＡＲＢライン上の該低
レベル論理信号は、どのクロック入力に関しても非同期
的に、カウンタＡおよびフリップフロップＡの出力を零
にセットする。

フリップフロップＡの該出力はカウンタＡのデータ入力
に接続する。カウンタＡの該出力はＲＯＭＡの入力に接
続する。ＲＯＭ　Ａの出力は、マイクロシーケンサ１８
と適切なテスト回路に搬送され、またフリップフロップ
Ａの入力へと戻される。従って１カウンタＡの出力は、
ＣＬＥＡＲＢラインの負のパルスの直後に、１６進法数
００に対応するＲＯＭＡのアドレスを示す。

フリップフロップＡのクロック入力はマイクロシーケン
サ１８からのＪＭＰＭＡＣラインとなっている。カウン
タＡのクロック入力は、タイミングリセット回路１４に
おけるノアＢゲートからのＣＬＫａｄｖ　　ラインとな
っている。すでに説明したように、ＣＬＥＡＲＢ　ライ
ン上の負のバヤスの直後のＣＬＫα必ライクラインイク
ロシーケンサ１８からＭＡＣＡＤＶライン上で送信され
た信号を搬送する。また、マイクロシーケンサ１８め飛
び越し論理部分からカウンタＡのロードピンへのＭＡＣ
ＬＤ　　ラインもある。

ＲＯＭＡでの各アドレスは８ビツトのマクロ命令を有し
ていて、それは、第４図と第５図で示されるように、マ
イクロシーケンサ１８におけるカウンタのデータ入力ピ
ンに搬送式れる。マイクロシーケンサ１８がマクロ命令
全実行してしまうと、その結果、パルスはＭＡＣ！ＡＩ
）Ｖラインで送信される。その場合、カウンタＡはその
カウントを１だけ増加させ、よって、そのマクロ命令に
よってＲＯＭＡにおける次に大きいアドレスをアドレス
する。従って、該マクロ命令はユーザーによってプログ
ラム可能であり、ユーザーはＲＯＭ　Ａ　を所定のマク
ロ命令と置き換えることができる。

マイクロシーケンサ１８へのＲＯＭ　Ａ命令が、逐次的
でないＲＯＭ　Ａアドレスへの条件つき、−あるいは無
条件の飛越しを要求する場合、ＲＯＭ　Ａにおける逐次
的な次のアドレスが飛び越し先となる。マイクロシーケ
ンサ１８は、飛び越し命令を・□受信した後、カウンタ
Ａを１ユニット増分し、ＲＯＭＡＫおける次の逐次的な
場所をアドレスする。次の逐次的な記憶場所は、フリッ
プフロップＡのＤ人カへ接続されている飛び越し先アド
レスを有する。そこで、マイクロシーケンサ１８はＪ　
ＭＰＭＡＣラインにパルスを送信し、それは、カウンタ
Ａの入力データビン上に該飛び越し先アドレスをクロッ
クする。飛び越しが実行されようとする場合には、マイ
クロシーケンサ１８の飛び越し論理部分は低パルスをＭ
ＡＣＬＤライン上に送信し、それは、行き先アドレスを
カウンタＡに、ざらにＲＯＭＡのアドレスピン上にロー
ドして、飛び越しを完了するのである。

マクロシーケンサプログラム用の流れ図が第５図に示さ
れているが、これは前述の関連出願で述べた本発明の具
体例を有するビデオゲームに関連して利用することがで
きる。図中、「Ｙ」記号は適切な添字（サブスクリプト
）で示されるような垂直線番号を表わしている。箱形枠
の脇のＲ記号は、以下の例で説明するようなＲ１にＭア
ドレスを表わす。

ＲＢＯｌｏはＲＡＭ　ＲＢにおけるどのオブジェクトパ
ッケージについてもの第三のアドレスであって、対応す
る対象を表示するための水平位置を定める１６ビツトワ
ードをアドレスする。（第１０図銀照） ＲＡ　ＳＲＣ島ＲＤ翫はそれぞれＲＡＭ　ＲＡ、、ＲＡ
ＭＲＢ、およびＲＡＭ　ＲＣの内容を表わす。表示回路
におけるＲＡＭ　ＲＡは、現在の垂直位置ケ有するレジ
スタとなっている。

ＲＣＬはＸＣＰＵ／シーケンサのＡＬＵ部分２２におけ
るＣラッチを表わす。

マイクロシーケンサ１８の特定の構成は、第６−４図に
従って構成された第６−１図から第６−３図までにおい
て示でれる。該マイクロシーケンサ１８は、論理ラッチ
１８０、命令ランチ１８２、飛び越し論理部分１８４、
カウンタＢおよびＲＯＭ　Ｂ　　とから成る。

第６−１図で示された具体例の特定の構成における論理
ラッチ１８０は、同時クリアと相補的出力とを備えた５
つのＤフリップフロップから成る。該ラッチは、図示さ
れているように、第一のテキサスインスツルメント社７
４８１７５四重フリップフロップの４つのフリップフロ
ップと、第二の同種四重フリップフロップの第四番目の
フリップフロップとを備えるものであってもよい。該論
理ラッチの出力はマイクロシーケンサ１８およびマクロ
シーケンサ１６の動作のシーケンスを制御する。ＭＡＣ
ＡＤＶラインもまた該論理ラッチ１８０からの出力を搬
送する。

ＣＬＥＡＲＣラインは該論理ラッチ１８０のクリアビン
１に接続している。ＲＥ　Ｓ　ＥＴ’が低レベルにセッ
トきれた後生ずるのであるが、、ＣＬＥＡＲＣラインが
低レベルである場合、該論理ランチ１８０はクリアされ
、よって装置を不動作にする。

論理ラッチ１８０は、不動作回路つきクロック装置１０
からのＣＬＫｍ＜ｅ　Ａラインによって、そのクロック
ビン９でクロックされる。該ラッチに対する入力データ
は、ＲＯＭＢからの５ビツトデータである。図示された
特定的構成によって、論理ラッチ１８０から８ビツトデ
ータを出力し、相補的出力を利用する。次の信号セット
はデータラッチ出力を備えている。

ＬＭＩＣＢ未　　ＪＴＹＰＩ捷 ＪＭＰＣＯＮＤ　　　ＬＭＡＣ ＪＭＰＣＯＮｉｐＬＭＡｃ４ ＪＴＹＰＥ　　　　ＭＡＣＡＤＶ 従って、「論理命令」は該５ビツトを特定することによ
って記述される。リストされた順序では、ＭＡＣＡＤＶ
、ＬＭＡＣ，ＪＴＹＰＥ、　ＪＭＰＣＯＮＤ。

ＬＭＩＣＢ’ｌ’であり、論理的補数が含まれている。

命令ラッチ１８２ 第６−１図に示された特定的構成における命令ラッチ１
８２は、同時的クリアを備えた１９のＤフリップフロッ
プから成る。該命令ラッチ１８２はＣＬＥＡＲＣライン
によってクリアされ、かつ、ＣＬＫｔｎｉａ　　Ａライ
ンによってクロックされる。該ラッチは、−組のテキサ
スインスツルメント社の７４８３７４　　オフタル　フ
リップフロップおよび論理ラッチ１８０で使用されてい
ない、第二の７４８１７５の３つのフリップフロップか
らなるものでよい。

該命令ラッチ１８２の入力は、ＲＯＭＢからの最下位１
９ビツトの出力となっている。若干のラッチ出力は演算
部分２２に接続している。残余は、高速ＣＰＵ／シーケ
ンサと該ＣＰＵ／シーケンサによって制御される表示回
路内の記憶装置との間のインターフェースラインから成
っている。

該命令ラッチ１８２には９本の出力ラインがあって、同
時出願中に述べられている特殊な構成におけるゲーム回
路記憶装置を制御している。

オフタル　フリップフロップを１．２、および３と指示
することによって、９本のゲーム制御ラインは、ビン１
−１５．１−１６および１−１７からのラインＲＤＲ２
０１，ＲＤＲ２１およびＲＤＲ２２から成り、制御装置
における第一の二者択一アドレス多重変換装置によって
、汎用制御回路におけるＲＡＭ　ＲＢの最下位５アドレ
スビツトをアドレスする（第７−１図）。該ＲＡＭ　Ｒ
Ｂは高速ＣＰＵ／シーケンサおよびゲーム制御マイクロ
プロセサによって共有されている。

ピン２−２からのＲ２５Ｅｆラインは、汎用制御装置に
おける第二の二者択一四重変換装置の二つのＡ入力デー
タビンに接続している（第７−１図）。該四重変換装置
の対応する二つの出力は、該Ｒ２１Ｌ’ラインが低レベ
ルである場合、ＲＡＭ　ＲＢの出力を動作させ、また、
該第二の多重変換装置のＡ入力は、カラー制御論理回路
によって選択される。

ビン２−６からのＲ４ＲＤ’ラインおよびピン２−１２
からのＲ４Ｗ、Ｒ’ラインは、汎用制御装置内のＲＡＲ
ＲＤの読み増す／書き込みをそれぞれに動作させる。ピ
ン６−１０および２−９からのラインＲＩＲＩ）”とＲ
３ＷＲ”も同様に、それぞれ、ＲＡＭ　ＲＣの読み取り
／書き込みを動作させる。

ビン２−１５からのＲＩＳＥ♂）インはＲＡＭＲＡを動
作させるのに利用される。ビン３−７からのＡＩＷＰＡ
Ｃラインは、同時出願の特許願中でも述べたように、表
示回路内の制御装置ＣＡ＝ｉ動作させるのに利用される
。

Ｒ３ＷＲ’、Ｒ３ＲＤＩ’、　Ｒ４Ｗ’Ｒ”およびＲ４
ＲＤ“信号は、第７−１図で示されるように、二者択一
動作多重変換装置のＡ入力によって、汎用制御装置とす
べてインタフェースされる。該Ａ入力は、汎用制御装置
の水平帰線消去信号がオフの場合に選択される。Ｂ入力
は、ＲＡＭ　ＲＣおよびＲＡＭ　ＲＤを動作させるよう
にセットされてついで読み出すのであるが、水平帰線消
去期間中に選択される。

該命令ラッチ１８２からの残りの１０ビツト出力は、演
算部分ｉ２を制御する。これらのビット（およびピン査
号は）、ｌＮ５Ｔψ（１−２’）、ｌＮ５Ｔ１（１−ｓ
）、ｌＮ５Ｔ２　（１−６）、ｌＮ５Ｔ３（１−９）、
ｌＮ５Ｔ４（１−１２）、ＲＡＬＡＴ　（２−１６）、
ＲＢＬＡＴ　（２−１９）、ＲＣＬＡＴ（５−２）、Ｒ
Ｃ８Ｅび（２−５）と指名きれる。

飛び越し論理部分１８４ 論理ラッチ１８０は、第６−３図で示されるように、飛
び越し論理部分１８４に出力している。

該飛び越し論理部分１８４もまた、ＥＱまたはＪＭＰＺ
ＥＲラインおよびＭＩＮＵＳ　　ライン上でＡＬＵ演算
部分２２からの入力を受信する。

ＭＡＣＬＤラインは該飛び越し論理部分１８４からの出
力である。該ＭＡＣＬＤライン上の低ノくルスは、カウ
ンタＡに飛び越し先アドレスをロードするという事が想
起される。該論理部分は、ＬＭＡＣが高レベルである場
合のみ、該ＭＡＣＬ　Ｄラインを低レベル圧させるので
あり、また、次の場合も低レベルにさせる。

ＪＭＰＣＯＮＤ＝　ｏ　；または　　　　　　　　　（
１）ＪＭＰｃＯＮＤ＝１オヨヒトチラカ（２）ＪＴＹＰ
−１およびＪＭＰＺＥＲまたはＥＱ＝１、または　　（
２ｂ）ＪＴＹＰ＝　ＯおよびＭＩＮＵ８＝１　　　　　
　　　　　（２ｅ）該論理部分もＭＩＣＬＤラインを制
御し、それは該ラインが低レベルになる場合は何時でも
カウンタＢを不動作にしかつロードする。該ＭＩＣＬＤ
ラインは次のような場合は何時でも低レベルである、 ＬＭＩＣＢ米＝　１およびＣＬＥＡＲＡ　＝　０　；　
ｔたは　（３ａ）ＬＭＩＣＢへ　０およびＣＬＥＡＲＡ
＝　１　　　　　（３ｂ）ＣＬＥＡＲＡラインは通常、
高レベルであるということが想起される。ＬＭＩＣＢ”
ラインも通常、高レベルである。

前述の通り、また、第６−２図で示されるように、カウ
ンタＢはＣＬＫｍｉｃ　　ラインによってクロックされ
、そしてＭＩＣＬＤ　ラインによってロードされる。カ
ウンタＢの入力ビンは図示されているように１マクロシ
ーケンサ１６内のＲＯＭＡの出力ピンに接続されている
。従って、ＭＩＣＬＤライン上の低パルスは、ＲＯＭＡ
アドレスの内容をカウンタＢにロードする。低ノくルス
の終りに、カウンタＢはＣＬＫｍｉａライン上の信号の
各立ち上がりでカウントアツプする。

特定的構成では、該カウンタＢは、２進数で０から５１
１までカウントするよう縦続接続された一組の７４８１
６５あるいは７４ＬＳ１６５同期４ビットカウンタから
成っている。

カウンタＢの該出力はＲＯＭ　Ｂ　のアドレスピンに接
続される。従って、ＭＩＣＬＤ　　ライン上の各低パル
スによって、該カウンタはＲＯＭ　Ｂに一連の隣接する
アドレスをアドレスし始めるのであるが、ＲＯＭＢはマ
イクロ命令を有していると考えてよい。ＭＩＣＬＤう・
イン上の低パルス時間におけるＲＯＭ　Ａの出力は、初
期ＲＯＭ　Ｂアドレスを、連続するマイクロ命令の中の
それのマイクロ命令によって指示する。従って各初期Ｒ
ＯＭ　Ｂアドレスは、ＲＯＭＡ記憶装置のマクロ命令と
して、考えられてよいわけである。従って、該マイクロ
命令ハユーザーによりプログラム可能であシ、ユーザー
はＲＯＭＢ＝ｉ他の所定のマイクロ命令をＭするＲＯＭ
に置き換えることもできるのである。

該特定の構成では、ＲＯＭＢは、２４ビツトワードの５
１２記憶ワードを備えるよう縦続接続された三つのフェ
アチャイルド社９５４４Ｂプログラム可能固定記憶装置
から成っている。これらは第６−１図に、ＲＯＭ　１　
、ＲＯＭ２、ならびにＲＯＭ６として示されている。最
上位５ビツトは論理ランチ１８０への入力データを構成
する。残りの１９ビツトは、命令ラッチ１８２への入力
データを構成する。ＲＯＭ　Ｂは、ＲＯＭＡの制御の下
に同時に２４ビツトを出力するので、ＣＰＵ／シーケン
サは２４ビツトマイクロプロセサであると考えられても
よい。

入力ＲＡＭ　ＲＢ 同時出願中に述べられた表示回路では、入力ＲＡＭ　Ｒ
Ｂは、高速ＣＰＵ／シーケンサおよび表示回路の残余の
両方によって利用される共有記憶装置である。該共有化
は、該同時出願中にも述べられ、また、第７−１図で示
されるようにアドレス多重変換装置によって行なわれる
。表示回路の入力部分からのＤＭＡ５ＥＬラインは、前
述したようにＤＭＡ５ＥＬ”ラインの補倣であるが、該
アドレス多重変換装置のへ入力かＢ入力のどちらかを選
択する。該ＤＭＡ５ＥＬラインは、ＶＢＬＫの始まりで
高レベルになシ、表示の第一もしくは第二フレームにそ
れぞれ先立つＶＢＬＫの終了前の１乃至降水子線時間に
低レベルになる。

アドレス多重変換装置のＢ入力は、ゲームマイクロプロ
セサからのアドレスバスによって供給される。該特定構
成でのゲームマイクロプロセサは、ビデオ出力の垂直帰
線消去期間中に、アドレスデータをアドレスバスに与え
る。従って、ｙ　Ｉ）ＭＡＳＥＬラインは、垂直帰線消
去の始まりで高レベルになることによって、Ｂ入力を選
択する。Ａ入力は、各垂直掃引の直前およびその期間中
に選択される。Ｂ入力が選択される場合、ゲームマイク
ロプロセサは、第７図で示すように、ＲＡＭ　ＲＢの人
出ビンに入力データを与え、よって、ＲＡＭＲＢに、ゲ
ームデータの記憶装置への書き゛込みをさせる。

アドレス多重変換装置のＡ入力の最上位５つの数は、第
７−１図で示きれるように、表示回路の制御Ａ部分に、
制御ＣＡカウンタの出力によってアドレスされる。この
カウンタは、有効ビデオ追跡中に動作され、また、水平
帰線消去中に不動作にされる。該カウンタは、マイクロ
シーケンサ１８からのＡＤＶＰＡＣ上の高信号によって
クロックされ、各低／高の渡シによって、該カウンタを
１だけ増分する。Ａ入力の最下位３ビツトは、増大順位
でマイクロシーケンサ１８からの信号ＲＤＲ２０、ＲＤ
Ｒ２１、およびＲＤＲ２２となっている。従って、ＡＤ
ＶＰＡＣＤＭＡ５ＥＬ分された制御装置ＣＡカウンタの
各カウントに対して、該ＲＤＲ信号は、ＲＡＭ　ＲＢ内
に八つの隣接する記憶ワードをアドレスすることができ
る。

本発明の特殊構成では、ＲＡＭ　ＲＢは二組のフェアチ
ャイルド社９５４２２等連呼び出し記憶装置から成る。

各組は、マイクロプロセサの入力に対して８ビツトワー
ドの２５６記憶ワードを備えるよう縦続接続されている
。該二組では、マイクロシーケンサ１８の制御下で１６
ピツトワードの２５６出力ワードを備えるよう縦続接続
されている。

ＤＭＡ　Ｓ　ＥＬライン信号がアドレス多重変換装置の
Ａ入力を選択する場合、それは第７−１図で示されるよ
うに、表示回路の一部でもある四重変換装置のへ入力を
も選択する。該Ａ入力のうちの二つは制止（プルアップ
）されて〜頭ＲＢの書き込みモードを不動作にする。他
の二つの入力は、マイクロシーケンサ１８からのＲ２５
ＥＬ’ラインに接続される。対応する出力はＲＡＭ　Ｒ
Ｂの出力動作装置に接続する。従って、ＤＭＡ５ＥＬは
二つの多重変換装置の八人力を選択し、かつ、Ｒ２５Ｅ
Ｌ”が低レベルの場合、ＲＡＭＲＢはアドレス多重変換
装置によってアドレスされた１６ビツトワードを出力す
る。Ｒ２５ＥＬ米が高レベルで、かつ、Ａ入力が選択さ
れる場合、該ＲＡＭＲＡ出力は筒インピダンスにあり、
従って、不動作である。

該ＤＭＡ５ＥＬライン信号がＡ入力を選択しない場合、
すでに述べたように、それは、ゲームマイクロプロセサ
の制御下にあるＢ入力を必然的に選択するのである。

ＲＡＭ　ＲＢの該１６ビツト出力は、Ｉ１０バスで演算
部分２２に搬送される。

演算部分２２ 該特定構成における演算部分２２は、第８図と第９図で
示されるように、演算論理装置ＡＬＵ關 およびＡラッチ、Ｂラッチ、ならびにＣラッチとから成
っている。第８−１図、第８−２図および第８−３図は
第８−４図で示されるように関連している。これらのラ
ッチは、図示されているように、Ｉｌｏ　バスに接続し
ている。

該ＡＬＵは、テキサス　インスツルメント社から入手で
きるような、四つの縦続接続された７４１８１演算論理
装置／関数発生装置および７４１８２先回シ制御けた上
げ発生装置を備えるものであってよい。該ＡＬＵの機能
端子は、命令ラッチ１８２から信号ｌＮ５Ｔψ、ｌＮ５
Ｔ１、ｌＮ５Ｔ２、ｌＮ５Ｔ　３、およびｌＮ５Ｔ　４
を、また、システム動作に関して述べた論理ゲート忙よ
って発生されたＣＮ信号を受信する。ＡＬＵのＡ入力端
子は、ＡラッチによってＩ１０バスからバスきれた１６
ビツトデータを備える。Ｂ入力端子は、Ｂラッチからの
１６ビツトの現在のデータを備える。

ＡＬＵからの該１６ビツトの出力は、Ｃラッチによって
Ｉ１０バスに搬送される。

別の出力が、第９図で示されるように、ノア（２） ＥＱゲートのビン１０へのＥＱラインを付勢し、Ａ入力
とＢ入力が等しい場合に該ＥＱラインを高レベルにセッ
トする。そうでなければ、該ＥＱラインは低論理信号を
搬送する。

Ａラッチは、マイクロシーケンサ１８からのＲＡＬＡＴ
　　ライン上の信号によってクロックされるが、Ｂラッ
チはＲＢＬＡＴ　　ライン上の信号によって、またＣラ
ッチはＲＣＬＡＴライン上の信号によってクロックされ
る。該特定の構成でのＡラッチとＢラッチは高レベルク
リアを有するテキサスインスツルメント社ＳＮ　７４６
８２７３のような、−組のオクタルＤフリップフロップ
を、それぞれ有している。

Ｃラッチは、ＲＣＬＡＴライン上の正の渡りによってク
ロックされた、−組のテキサス　インスッルメント社５
Ｎ７４６８Ｓ７４オクタルＤエツジトリガーラッチを備
えるものであってよい。

Ｃラッチの出力はＣＥＮＡＢＬＥラインによって制御さ
れ、該ラインは該出力を、リセットが高レベルの場合に
正常論理状態（高または低）に、リセットが低レベルの
場合は高インピーダンス状態に、置くことができる。該
特定構成におけるＣＥＮＡＥＬＥラインは、Ｉ１０パス
からのＨＢＬＫラインならびに命令部分１８２からのＲ
ＣＳ　ＥＬラインを入力として有するオアＣゲートの出
力を有している。該ＨＢＬＫラインは水平帰線消去中は
高レベルとなっている。

Ｃラッテからの出力は、■Ａ）バスを介してＲＡＭ　ｌ
の入力ビンに搬送される。

システム動作 マクロＲＯＭ　Ａにおけるサンプルプログラムは第５図
の流れ図で述べたが、これは、同時に出願された出願で
述べられている表示回路の特定１′４成に充当されたも
のである。ＲＯＭ　Ａにおける各命令ワードは、ＲＯＭ
　Ｂ　　でのアドレスに関するマクロ命令であり、ＲＯ
ＭＢにおいては、寸でに説明したように、ＲＯＭＡ　　
マクロ命令に対応するマイクロプログラムが記憶されて
いる。

初期条件 ＣＰＵ／シーケンサは、有効ビデオが始まる垂直空白期
間の終了前のはｙ１ライン時間の間を除く、実質的に垂
直帰線消去期間の間中、不動作である。ビデオ発生装置
への最初の水平線に対するデータ伝達は、従って、フレ
ームの最初の水平線の表示に先立って達成される。表示
回路からのＤＭＡ５ＥＬ１′ライン上の高信号は不動作
装置つきクロック装置１０を動作させる。

すでに述べたように、該クロック装置は、クロックフリ
ップ７０ツブのプリセットビン４に与えられた低レベル
によりすでに不動作されている。該低レベルは、論理積
（ＨＢＬＮＫ’　）（ＤＭＡＳＥＩ、’）　（ＢＡ５’
）が零の場合に生ずる。ｍｕ♂ラインは、水平帰線消去
中に低レベルになる。

Ｉ）ＭＡＳＥＬ’ｌは１適用される垂直カウント２５４
．５と５１０．５より前の垂直帰線消去中に低レベルに
なるし、また、ＢＡ的ム　ＣＰＵ／シーケンサが次のＨ
ＢＬＫ後の水平線を表示する以前に、すべてのデータ伝
達を完了した場合に低レベルになるのである。

ＲＥＳＥＴ”ラインは、水平帰線消去の終了で、鋪 各６３４番目の水平カウント毎に低いパルスを搬送する
。これらの低パルスは、タイミングリセット回路１４が
次のライン情報を計算する前に、前のデータを排除する
ことを、保証する。該ＲＥＳＥＴ”はまた、論理ラッテ
１８０および命令ランチ１８２をもクリアし、よって、
正確な命令シーケンスを保証するのである。ＲＥＳ　Ｅ
Ｔ’上の低パルスの開始によってリセットサイクルが始
まる。

リセットサイクルの開始によって、第３図で示すように
、タイミングリセット回路１４からのＣＬＥＡＲＡライ
ンは約１００ナノ秒間高レベルから低レベルへと移り、
次いで、高レベルに戻って、そこに留るが、これについ
てはすでに述べたし、第３Ａ図のタイミング図に示ブれ
ている。

ここで想起されるのは、ＣＬＥＡＲＢラインは、ＣＬＥ
ＡＲＡラインの上の低レベルの直前に２００ナノ秒の低
レベルを搬送するということである。

ｖＣＬＥＡＲＢの低レベルはリセットサイクル後約５０
ナノ秒たって開始するのである。

（至） ＣＬＫａ必ライクライン論理を満たす信号を搬送する。

ＣＬＫａｄｖ＝（ＣＬＥＡＲＢ十遅延ＣＬＫｔｎｎｃ）
蕩ＣＡＤＶ　　（４１ＭＡＣＡＤＶラインは、クリアさ
れたラッチからの出力であるので低レベルである。遅延
ＣＬＫｆｎａｃラインは、約１２ナノ秒の遅延でＣＬＫ
ｍａｃ信号の後に従う。ＣＬＥＡＲＢラインは、ＣＬＫ
ｍａ６米パルスの立ち上がり区間に渡りを行なう。その
結果、ＣＬＫａｄｖラインは、ｉｏｏナノ秒の間隔を開
けた立ち上がりを有する約５０ナノ秒の二つの高パルス
を搬送するのであるが、第３Ａ図で示すように、その第
一は、リセットサイクル開始後約７５ナノ秒たって発生
する。

ＣＬＥＡＲＢラインは、その２００ナノ秒低レベル會カ
ウンタＡのクリアビン１に送信する。

ＣＬＫａｄυ５０　ナノ秒高パルスの立ち上が９は、Ｃ
ＬＥＡＲＢライン低レベルにすぐ続くのであるが、カウ
ンタビン２をクロックし、よってカウンタＡをクリアす
る。その結果、カウンタＡはＲＯＭＡＫワード番号０口
をアドレスする。そこで、カウンタＡは、第３Ａ図から
明らかなように、リセットサイクル開始後約１７５ナノ
秒たってクリアされる。

該ＣＩＪＡＲＢラインはまた、ラッチＡのクリアビン１
にその２００ナノ秒低パルスを送信し、それによって、
ラッチＡはカウンタＡのデータ入力に零を出力する。Ｒ
ＯＭ　Ａの００　　アドレスからの出力は、カウンタＡ
がクリアされる時間の間、カウンタＢのデータ入力ビン
上にある。同じデータはまた、ラッチＡのデータ入力ビ
ンに戻される。ＣＬＥＡＲＢ　２００ナノ秒低レベルの
終シに、カウンタＡがクリアされた後約７５ナノ秒たっ
て、ラッチＡは動作され、カウンタＡのデータ入力ビン
に論理低レベルを出力する。

ＣＬＥＡＲＣラインは、ＣＩＪＡＲＡまたはＣＬＥＡＲ
Ｂのどちらかが低レベルの３００ナノ秒間低レベルであ
る。該ＣＬＥＡＲＣ、低レベルは論理ラッチ１８０のク
リアビン１に与えられて、該論理ラッチ１８０をクリア
する。該ＣＬＥＡＲＣ低レベルはまた、反転されて命令
ランチ１８２の出力制御ビン１に与見られ、よって、該
７４Ｓ３７４出力ビンは高インピーダンスを出力線に発
生させる。ＣＬＥＡＲＡが再び高レベルになる場合、Ｃ
ＬＥＡＲＣもまた高レベルになり、さらに、論理ラッチ
１８０および命令ラッチ１８２は、はぼ、カウンタＡが
動作される時に動作される。

該論理ランチ１８０がクリアきれる場合、論理ラッチＩ
ＢｒＪＶｃおける相補形出力からのＬＭＩ　ＣＢ’ライ
ンは高レベルになる。ＭＩＣＬＤ　　ラインは、ＬＭＩ
Ｃ酢とＣＬＥＡＲＡとの論理積であるが、後に高レベル
の続くＣＬＥＡＲＡ低レベルを、カウンタＢのロードビ
ン９に搬送する。該低レベルの間の最初のＣＬＫｍｉｅ
の立ち上がりは、次いでカウンタＢに、そのデータピン
上のデータ、っまシ、第３Ａ図で示されるように、ＲＯ
Ｍ　Ａ　００アドレスからの出力、をロードする。この
イベントは、リセツナサイクルの開始後の約３２５ナノ
秒に生ずる。カウンタＢは次いでＲＯＭ　Ａ　００アド
レスの内容によって定められたＲＯＭ　Ｂ　Ｋおける場
所をアドレスする。ＲＯＭ　Ｂからの出力は、よって、
論理ラッチ１８０および命令ランチ１８２の入力ビン上
に位置される。カウンタＢがロードされた後約２５ナノ
秒たって、ＣＬＥＡＲＡは高レベルになし、該カウンタ
は動作される。

カウンタＢがロードされた後の約５０ナノ秒に、ＣＬＫ
ｍｃＡライン上の次の正パルスの立ち上がし区間は、Ｒ
ＯＭ　Ｂの出力（ＲＯＭ　Ａ　００アドレスによって定
められる）を、論理ラッチ１８０および命令ラッチ１８
２内にクロックする。

ＣＰＵ／シーケンサはこの時点で、ＲＯＭＡとＲＯＭ　
Ｂ　におけるプログラムの実行を開始することになるの
である。

プログラムの実行 第１命令 プログラムの実行は、第２表および第３表に関して、第
５図で詳細に述べられた初期段階によって理解されるで
あろう。

該特定の構成においては、ＲＯＭＡＯＯアドレスは、１
６進数０８に対する２進コードを有する。

ＲＯＭＢＫおけるアドレスｏ８は、二つの数字を比較す
る一連の三つの命令の開始信号を有している。該三つの
命令は、その１６進法の等価数２４１Ｅ０６、Ａ４ＤＫ
Ｏ６，２Ｄ３ＦＯ６で表わすことができる。

ＲＯＭ　Ｂ　は、すでに述べたように、論理ラッチ１８
０と命令ラッチ１８２に出力する。各６デイジツト１６
進数は、第１表によれば、例として命令２４１ＥＯ６ｉ
利用して２４ビツトの出力をアドレスする。

第　　１　　表 ＬＭＡＣＯ）　　２Ｒ４ＲＤ米　１）　ＥＪＴＹＰＥ　
　１）　　　ＲＣ８ＥＬ　　１）ＪＭＰＣＯＮＤ　　　
Ｏ）　　　　　　　　Ｒ２５ＥＬ４　　　０　）ＬＭＩ
ＣＢ　　Ｏ）　　　ＲＤＲ２２０）Ｒ３ＲＤ米　　　　
１）　　　　　４ＲＤＲ２１０）　　　　０ＡＤＶＰＣ
Ｋ　ｏ）　　　Ｒ，ＤＲ２ｏ　　ｏ）ＲＣＬＡＴ　　Ｏ
）　　　ＺＮＳＴａ　　ｏ）ライン　　２進数　１６メ
　　　ライン　　２進ｉ　　１６ｍＲＢＬＡＴ　　　Ｏ
）　　　　　　　ｌＮ５Ｔ３　　　０）ＲＡＬＡＴ　　
　　Ｏ）　　　　Ｉ　　　ｌＮ５Ｔ２　　　１）　　　
６ＲＩＳＥＬ　　　ｏ）　　　　　　　ｌＮ５Ｔ１ＢＲ
４盟米　　　１）　　　　　　　ｌＮ５ＴＯＯ）シーケ
ンス２４１Ｅ０６、Ａ４ＤＥＯ６および２Ｄ３Ｆ’０６
の最上位２バイト、すなわち１６進数は、シーケンス２
−Ａ−２ｉ構成する。該シーケンス２−Ａ−２はＭＡＣ
ＡＤＶラインへの飛び越しに対応し、よってカウンタＡ
を増分する。その結果、カウンタＡは第二マイクロ命令
の後０１を出力し、それは、次いで、ＲＯＭＡ　Ｋ　０
１　　アドレスをアドレスする。ＲＯＭＡは、そこで、
その０１　アドレスの内容１、ＲＯＭＢ　のアドレス端
子に出力する。

ＬＭＡＣラインは、１６進法シーケンス２−Ａ−２の間
低レベルのま＼である。式、（１）を参照すると、結果
的にはカウンタＡを有効状態に保持することになるので
あるが、その理由は、１該カウンタロードピンへのＭＡ
ＣＬＤラインが高レベルのま＼であるからである。ＬＭ
ＡＣ上の低レベルは、飛び越し論理部分１８４を、ＪＩ
ＹＰＥ　　およびＪＭＰＣＯＮＤラインの設定に対して
非応答的に保持する。

１６進数の次の最上位セットである４−４−Ｄシーケン
スは、第三マイクロ命令でのＬＭＩＣＢおよびＲＣＬＡ
Ｔ　への飛び越しに対応する。該ＬＭＩＣＢ飛び越しに
よって、ＬＡ’１ＩＣＥ’は式、（３）に従って低レベ
ルになり、よって、ＲＯＭＡの出力なカウンタＢにロー
ドする。ＲＣＬＡＴ上の飛び越しは、演算部分２２内の
Ｃラッチをクロックし、ざらに該Ｃラッチに、該ＡＬＩ
Ｊの出力を記憶させる。

第三の１６進数でのシーケンス１−Ｄ−３は、命令の間
中ずつと、ＲＡＭ　ＲＤ（Ｄ９ｊき込みモードの不選択
を表示する。（第四ディジットでのシーケンスＥ−Ｂ−
ＦはＲＡＭ　ＲＤをいかなるイベントにおいても、選択
されない状態に置くことが分るであろう）。最初の二つ
の命令のＲＩＳＥＬ米上の低レベルは、表示回路内のレ
ジスタＲＡを動作させて、それによって該レジスタは、
これら二つの命令中に、■１０バス上に現在の垂直カウ
ントを入れる。第三のマイクロ命令でのＲＩＳＥＬ”上
の高レベルは、その時、■１０バスからレジスタＲＡを
孤立させる。

ＲＡＬＡＴラインおよびＲＢＬＡＴラインは第二命令で
高レベルになり、ＡラッチおよびＢラッチをクロックす
る。該Ｂラッチは、Ｉ１０バスからの現在の垂直カウン
トをラッチし、次いで該カウントｌ　ＡＬＵのＢ入力に
入れる。該Ａラッチは、画面上に表示されようとする対
象の垂直位置を備える、Ｉ１０バスからのデータをラッ
チする。該垂直位置データは、ＲＡＭ　ＲＢによってＩ
１０バス上に置かれる。該垂直位置は、Ａラッチによっ
て、ＡＬＵのＡ入力に供給される。次いで、ＡＬＵによ
って実行された演算動作の結果が、第三の命令の実行に
先立って、Ｃラッチの入力端子に表われるのである。

該演算動作の結果は、次いで、前述したように、第三の
命令によってＣラッチにラッチきれる。

第四ディジットでのシーケンスＥ−Ｅ−ＦはＲＡＭ　Ｒ
Ｃ書き込みを不動作にし、またＲＡＭ　ＲＤを不選択に
する。Ｃラッチは、第三の命令でのラッチ動作のために
選択されたままになっている。ラッチ後、該Ｃラッチの
出力はＩ１０バス上にある。

一方、Ｒ２５ＥＬ米ライン上のシーケンス０−０−１は
、最初の二つの命令の間、ＲＡＭ　ＲＢの１６ビツト出
力を動作させ、また、Ａラッチの入力端子に該出力を入
れる。該出力は、すでに述べたように、第二命令でＡラ
ッチにラッチされるのである。

第五ディジットでのシーケンス０００は、各オブジェク
トパッケージ内の最初のワードだけが■」バス上に置か
れていること、さらに、ＡＬＵが演算モードで行動して
いることを確かめる。

今まで説明して来たように、入力ＲＡＭ　ＲＢは、ここ
で述べる特定構成では、２５６Ｘ　１６　ＲＡＭとなっ
ている。２５６の記憶ワードは、第１０図で示されるよ
うに、３２のオブジェクトパッケージに分割される。同
図の左側に示されているように、マイクロプロセサは８
つの並列２進ビツトを出力し、従って、ＲＡＭ　ＲＢを
５１２Ｘ８ＲＡＭと見なしている。偶数８ビツトワード
はＲＡＭＥＢ内にあり、奇数８ビツトワードはＲＡＭ　
ＯＢ内にあることになる。ＣＰＵ／シーケンサは、第１
０図の右側に示されるように、単一のＲＡＭ　ＲＢ　Ｌ
か見ていない。表示回路の制御装置ＣＣのカウンタは、
第７−１図で示されるように、ＢＡψからＢｉ２までの
ライン上に、ＲＡＭ　ＲＢアドレス入力の最上位５ビツ
トをアドレスする。制御装置ＣＣカウンタの各カウント
は、よって、ＲＡＭ内の３２のパッケージ場所のうちの
一つをアドレスする。

８ビツトアドレス入力の最下位６ビツトは、各オブジェ
クトパッケージ内の１６ビツトワードの８ワードのうち
の一つを定める。従って、カウンタＣＣのどんな□所定
のカウントについても、ＣＰＵ／シーケンサは、単一オ
ブジェクトパッケージの８ワードだけをアドレスできる
のである。

ＲＡＭ　ＲＢはまた、３２の代りに、１６のオブジェク
トパッケージを有する、１２８　Ｘｌ　６ＲＡＭであっ
てもよく、あるいは、ＣＰＵ／シーケンサの速度により
許容されるどんな他の便利なパッケージ数であってもよ
い。

各オブジェクトパッケージの情報は、第１０図で概略的
に示されている。各パッケージの最初のワードは、表示
されようとする対象を含んでいる長方形のフレームの上
面の垂直位置となっている。従って、本例において、Ｒ
２５ＥＬ”がＲＡＭ　ＲＢの読み取り動作をさせる場合
、該パッケージの読み取りは、制御装置ＣＣカウンタの
状態によって決定される。該パッケージ内のワードは、
増大する順序で、ビット状態ＲＤＲ２０、ＲＤＲ２１、
およびＲＤＲ２２によって決定され、該ビット状態は、
第７図に示されるように、ＲＡＭＲＢ　アドレスの最下
位３ビツトをアドレスするのである。

表示回路における制御装置ＣＣカウンタは、同時申請の
出願で述べたようにＡＤＶＰＡＣライン（７ｇ） 上の立ち上がりによりクロックされる。本例においては
、該カウンタはｏｏｏｏｏ　（２進数）を読みとり、そ
の結果第一オブジェクトパッケージをアドレスする。ま
た、佛五ディジットの最下位３ビツトによりアドレスさ
れた三つのＲＤＲラインはすべて零であって、対象の垂
直位置である、オブジェクトパッケージの第一ワードに
対応している。すでに説明したように、該ワードはＡＬ
ＵのＡ入力端子上に置かれる。

第三の命令期間中のＲ２ＳＥＬ’ライン上の高レベルは
ＲＡＭ　ＲＢを不動作にする。

第四ビット（Ｉｎ５ｔ　４　）は、ＡＬＵのモードを定
めるが、高レベルは論理モードに対応し、低レベルは演
算モードに対応する。従って、本例においては、該ＡＬ
Ｕは演算モードである。

第六ディジットは最後の四つの命令ビットから成る。シ
ーケンス６−６−６はＡＬＵｉ制御し、また、該特定構
成では、該シーケンスによって、ＡＬＵは、演算動作Ｂ
−Ａに対応する、Ｂ入力とへ入力の差を出力する。

（イ） その他の演算命令は、業者のＡＬＵのための表から採用
されたものであってもよい。これは有効高データを利用
する、５Ｎ７４１８２全けた上げ先回９制御回路と共に
利用された、四つの縦続接続されたテキサスインスッル
メント社の５Ｎ７４１８１演算装置を利用することに基
いて、説明されたものである。

上・述の説明は次の事を示すものである。すなわち、Ｒ
ＯＭ　Ａ　Ｏｎアドレスの命令に対応する第一マクロ動
作の結果、 （１１ＲＡＭ　ＲＡにおける第一オブジェクトパッケー
ジの現在の垂直位置から所望の垂直位置を減算すること
、Ｉ （２）該結果全Ｃラッチに記憶すること、および（３１
ＲＡＭ　Ｂ　　アドレス１８で始まるマイクロプログラ
ムによって夷行される ＲＡＭ　Ａ　　アドレス０１で始まるマクロプログラム
の実行を開始すること になっている。

飛び越し ＲＡＭ　Ａ　の場所０３における第三のマクロ命令は、
本発明に関するもう一つの特徴となっている条件つき飛
び越しである。ＲＡＭ　Ｂ　の場所１０において開始す
るマイクロ命令は、４３ＦＥ６ ４３ＦＥ６ ４３ＦＥ６ ０３ＦＥ６ のように書き込まれることができる。

右端の４デイジツトはすべてのＲＡＭが不動作にされ、
また、ＡＬＵは、第一の対象についての所望の垂直位置
と現在の垂直カウントとの間の差を出力し続けているこ
とを示している。

最初のディジットでのシーケンスＢ−７−Ｆ−０は、第
一と第三の命令の始まシでＭＡＣＡＤＶライン上での飛
び越し、および第二と第三の命令期１１Ｊ５中、ＬＭＡ
Ｃライン上での高レベル、に対応するものである。ＪＴ
ＹＰＥとＪＵＭＰＣＯＮＤラインは、初めの三命令に対
しては高レベルであり、四番目に対しては低レベルであ
る。

最初のＭＡＣＡＤＶ飛び越しはカウンタＡｉクロックし
て、それは０４を出力する。最初の命令で、ＪＭＰＣＯ
ＮＤライン上の高レベルは、式、（１）に従って論理回
路を動作させる。式（２ｂ）から明らかなように、ＭＡ
ＣＬＤはＪＭＰＺＥＲあるいはＥＱが高レベルの場合に
低レベルになるのである。一方、ＬＭＡＣライン上の立
ち上がりによってラッチＡはクロックされて、ＲＯＭ　
Ａアドレス０４の内＠を出力中であるのだが、それは、
ラッチＡのデータ端子上で行なわれることを想起された
い。従って、ＪＭＰＺＥＲあるいはＥＱが高レベルの場
合にＱま、ＲＯＭＡアドレス０４の内容は、ＭＡＣＬＤ
低レベルオし（Ｊ　ＭＡＣＡＤＶ　ライン上の第二の立
ち上がりによって、カウンタＡ内にロードきれる。従っ
て、ＲＯＭＡ　　アドレス０４の内容はＲＯＭ　Ａ内の
飛び越し先アドレスから成るのである。

ＪＭＰＺ　ＥＲおよびＥＱが高レベルでない場合には、
ＭＡＣＡＤＶライン上の第二の立ち上がりは単にカウン
タＡをクロックし、次いで、ＲＯＭ　　Ａの０５アドレ
スがアドレスされる。Ｂ−７−Ｆ−〇シーケンスの初め
の三つの構成要素は、「等しければ飛び越し」命令を有
する。四番目の構成要素は、論理画論を不動作にする。

第二のディジットでのシーケンス４−４−４−Ｃは、Ｌ
ＭＩＣＢ’ライン上の四番目のマイクロ命令低レベルを
表わす。該低レベルは、「等しければ飛び越し」の決定
が行なわれた後、カウンタＢ　Ｋ　ＲＯＭＡの出力をロ
ードする。その結果、該「等しければ飛び越し」命令は
、ＲＯＭ　Ａアドレス０５の内容かあるいは飛び越し先
のアドレスの内容のどちらが、ＬＭＩＣＢ”ライン上の
低レベルによってカウンタＢにロードされるべきかを判
定する。次いで、カウンタＢによってＲＯＭＢのマイク
ロ命令の所定のシーケンスが実行される。

第２表は、第５図の流れ図に対応するＲＯＭＡ命令のシ
ーケンスを示す。

第　　２　　表 ００　　　　　　　　　０８ ０１　　　　　　　　　　１８ ０２　　　　　　　　０Ｂ ０３　　　　　　　　　１０ ０４　　　　　　　０Ｄ ０５　　　　　　　　３８ ０６　　　　　　　　１８ ０７　　　　　　　　　１１ ０８　　　　　　　　２０ ０９　　　　　　　　００ ０Ａ　　　　　　　　　００ ０Ｂ　　　　　　　　　００ ０Ｃ００ ０Ｄ　　　　　　　　　３０ 吐　　　　２８ ０Ｆ　　　　　　　　　００ １０　　　　　　　　　００ １１　　　　　　　　　４０ １２　　　　　　　　００ １３　　　　　　　　００ ■ 第３表は、流れ図における命令を実行するために、前述
の１６進法で表わしたＲＯＭ　Ｂの内容を示す。

第　　３　　表 ０００　　Ａ４３Ｆ　ＦＦ ００３　２０５１　ＦＦ ００８　２４１Ｅ　０６ ０１０　　Ｂ４３Ｆ　Ｅ６ ０１３　　ｏｃ　５Ｆ　Ｅ６ ０１８　９４５０　Ｅ６ ０１Ｂ　　２０３Ｆ　Ｅ６ ０２０　２４３Ｆ　ＦＣ ０２１Ａ５　　　２９　　　ＦＣすべでυ１をＲ扉１縫
込み口２２　　　　　２０　　　　２９　　　　ＦＣ（
８６） ＲＯＭ　Ｂ アドレス　ＲＯＭ３　　１尤ＯＭ２　　ＲＯＭｌ０２Ａ
　　　　Ａ５　　　　５Ｂ　　　　７Ａ０２Ｂ　　　　
２Ｃ２９７Ａ Ｏｎ　　　　２４　　　　５Ｅ　　　　５Ｆ０５１　　
　ＡＯ３６ｓＦ’　　　ＲＢＯＩ　Ｑ−ＲＣ０３２２Ｃ
３Ｅ　　　　５Ｆ ０３８　　　　２４　　　　３Ｃ２６ ０４２Ａ５　　　　２Ｂ　　　　ａ９ ０４３　　　２ＣＥ９　　　８９ 今までの説明は、高速ＣＰＵ／シーケンサを汎用ビデオ
制御装置に適用することについてなされたものである。

もちろん、本発明のさまざまな面における、また他の応
用面における変更は当業者にとって明らかなことは理解
されるであろう。あるものは研究の結果間らかになるで
あろうし、またあるものは通常設計の問題であろう。例
えば、ここで速べられたようなＣＰＵ／シーケンサが前
述の説明で例証された特定の表示回路と共に利用される
ということは、本発明の必要特徴ではない。ここで説明
されたもの以外の構成要素もまた、本発明の原理に矛盾
することなく利用され得るのである。本発明の範囲それ
自体は、ここで述べられた特定の具体例および特定の構
成によって限定されるべきではな・く、添付の特許請求
の範囲等によってのみ定められるべきである。

【図面の簡単な説明】

第１図は、本発明によるビデオゲーム装置用の表示回路
で使用きれるＣＰＵ／シーケンサの良好な具体例につい
ての主要構成要素を図示したものであり、第２図は第１
図で１ブロツクとして示された特定構成によるＣＰＵ／
シーケンサの不動作部分を有するクロック装置の回路図
であり、第３図は第１図で１ブロツクとして示された特
定構成によるＣＰＵ／シーケンサのタイミングリセット
部分の回路図であり、第３Ａ図は第２図と第３図で示さ
れたライン上の第３図のタイミンクリセット回路がその
間動作される時間周期に対応するタイミングパルスを表
わすタイミング図であり、第４図は第１図で１ブロツク
として示された特定構成によるＣＰＵ／シーケンサのマ
クロシーケンサ部分の回路図であり、第５図は第４図に
示されたＲＯＭＡの内容を構成的に示す流れ図であり、
第６−１図、第６−２図および第６−！１図は、第６−
４図のように関連していて、第１図で１ブロツクとして
示された特定構成によるＣＰＵ／シーケンサのマイクロ
シーケンサ部分の回路図を示し、第７−１図と第７−２
図は、第７−３図のように関連して、第１図で１ブロツ
クとして示された特定構成によるＣＰＵ／シーケンサの
入力ＲＡＭ　ＲＢ部分の回路図を示し、第８−１図から
第８−３図までは、第１図で１ブロツクとして示され、
ＡＬＵ、ＡラッチおよびＢラッチから成り、第８−４図
のように関連する、ＣＰＵ／シーケンサのＡＬＵ部分で
ある特定構成によるＣＰＵ／シーケンサの補助部分の回
路図を示し、第９図は、第１図で１ブロツクとして示さ
れ、Ｃラッチと関連論理回路から成るＡＬＵ部分である
特定構成によるＣＰＵ／シーケンサの補助部分の回路図
を示し、さらに、第１０図は、ゲームマイクロプロセサ
による更新後の、第７−１図と第７−２図に示された入
力ＲＡＭ　ＲＢの内容の回路図である。 図中、１０は不動作装置ヲ有するクロック装置、１２は
ＶＯババス１４はタイミング／リセット装置、１６はマ
クロシーケンサ、１８はマイクロシーケンサ、２０はＲ
ＡＭ　ＲＢ、　２２はＡＬＵをそれぞれ示す。 手　　続　　補　　正　　書　（方式）昭和　５８　年
１０月λρ日 １　事件の表示 特願昭５８．、、−１０８５０９号 ２、発明の名称 ビデオゲーム装置用高速ＣＰ　Ｕ　／シーケンサ３補正
をする者 事件との関係　　特許出願人 名称ハリ　　マニュファクチュアリング　コーポレーシ
ョン５　補正命令の日付　昭和５８年　９月２７日　（
発送り）６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容 （別紙の通り） 補正の内容 本願の明細書の第８９頁の該当箇所を下記のように補正
する。 ＋１１８９貞８行〜９行「、第６−４図６−＠していて
、」削除し、 （２）〃　　頁１１行「示し、」の次に「第６−４図は
第６−１〜第６−３図の関連図であり、」を挿入し、 （３）Ｉ　頁１２行「、第７−３図・・・して、」を削
除し、 （４）Ｉ　　頁１５行「示し、」の次に「第７−３図は
第７−１図〜第７−２図の関連図であり、」を挿入し、
・・ ＋５１　　＃’頁１７行〜１８行「、第８−４図＠−・
・関連する、」を削除し、 （６）＃　　頁２０行「示し、」の次に「第８−４図は
第８−１図〜第８−３図の関連図であり、」を挿入する
。

Claims (1)

1. 【特許請求の範囲】 １、　ラスク走査表示装置、前記ビデオ表示装置を制御
   する記憶装置を有するビデオ表示回路およびプレーヤー
   によ多制御可能な入力に応答するビデオ表示データを発
   生すると共に記憶装置から情報を検索する所定のサイク
   ル時間を有しているマイクロプロセサをも備えているビ
   デオ表示データを発生するビデオゲーム装置で利用する
   ための高速ＣＰＵ／シーケンサにおいて、前記表示回路
   に応答して前記マイクロプロセサのサイクル時間より実
   質的に短い周期を有するディジタルクロック信号を含む
   信号を発生するディジタルクロック装置と、 所定のシーケンスで、ユーザによりプログラム可能なマ
   クロ命令を有する記憶装置および前記ディジタルクロッ
   ク装置からの前記信号に応答しディジタル信号に応答し
   て各グループの逐次的な前記マクロ命令を読みとる読み
   取り装置とを有するマクロシーケンサ装置と、 ビデオ表示データおよび前記マクロ命令に応答し、かつ
   、複数の所定シーケンスのユーザによりプログラム可能
   なマイクロ命令を有する記憶装置と、前記ディジタルク
   ロック信号に応答して前記マイクロ命令を実行する装置
   と、さらに、ＣＰＵ／シーケンサ、ビデオ表示回路およ
   び前記マクロシーケンサとの間の２進データを搬送する
   複数の出力チャンネルとを有するマイクロシーケンサ装
   置とを備え、前記複数の所定シーケンスのマイクロ命令
   のうちの一つが前記マクロシーケンサ装置によって前記
   マクロ命令のうちの一つを読み取ることに応答して選択
   され実行され、かつ前記シーケンスの各マイクロ命令は
   、前記ディジタルクロック信号に応答して実行される際
   、前記複数の出力チャンネルで搬送された２進データを
   決定しさらに、前記２進データは前記読み取り装置によ
   る前記マクロ命令の逐次的な読み取りを制御することを
   特徴とする前記ＣＰＵ／シーケンサ。 ２．　４Ｉ￥ｆ請求の範囲第１項に記載の高速ＣＰＵ／
   シーケンサにおいて、 前記マイクロシーケンサ装置は、前記複数の出力チャン
   ネルで、論理信号を前記マクロシーケンサ装置に伝達す
   ることによって、少なくとも一組の前記２進データに応
   答する論理装置を有しており、 前記マクロシーケンサ装置は、前記マクロ命令の読み取
   り後少なくとも一つの最初に特定化きれたマクロ命令か
   ら、該最初に時定化されたマクロ命令とは逐次的でない
   二査目に特定化されたマクロ命令のうちの少なくとも一
   つへ飛び越すことによって前記論理信号に応答しており
   、さらに、前記飛び越しの後、前記二第目に特定化され
   たマクロ命令で始壕るシーケンスで、前記マクロ命令の
   読み取りを続けることを特徴とする前記高速ＣＰＵ／シ
   ーケンサ。 五　特許請求の範囲第２項に記載の高速ＣＰＵ／シーケ
   ンサにおいて、 前記論理信号のうちの少なくとも−っは、前記ビデオ表
   示データを条件としていることを特徴とする前記高速Ｃ
   ＰＵ／シーケンサ。 ４、特許請求の範囲第１項に記載の高速ＣＰＵ／シーケ
   ンサにおいて、 前記ディジタルクロック装置は、ビデオ表示回路に応答
   する不動作装置と動作装置とを備えていることを特徴と
   する前記高速ＣＰＵ／シーケンサ。 ５、特許請求の範囲第１項に記載の高速ＣＰＵ／シーケ
   ンサにおいて、 前記マクロシーケンサ装置の記憶装置は初期マクロ命令
   を有し、また、前記マイクロシーケンサ装置の記憶装置
   は初期マイクロ命令を有し、さらに、前記ディジタルク
   ロック装置は、前記ビデオ表示回路に応答し前記マクロ
   シーケンサとマイクロシーケンサとをそれぞれの初期マ
   クロ命令と初期マイクロ命令とに設定するタイミング／
   リセット装置を有することを特徴とする前記高速ＣＰＵ
   　／シーケンサ。 ＆　特許請求の範囲第１項に記載の高速ＣＰＵ／シーケ
   ンサであって、さらに、 ビデオ表示回路と共有され、かつ、前記ビデオ表示デー
   タを受信し記憶する記憶装置を備えていることを特徴と
   する前記高速ＣＰＵ／シーケンサ。 Ｚ特許請求の範囲第１項から第６項のうちの何れにも記
   載の高速ＣＰＵ／シーケンサであって、さらに、 前記複数の出力チャンネルの前記２進データに応答して
   、前記ビデオ表示データに演算ならびに論理動作を行な
   い、また、該演算ならびに論理動作の結果を、前記マイ
   クロシーケンサに伝達する演算装置を備えていること全
   特徴とする前記高速ＣＰＵ／シーケンサ。 ａ　％許請求の範囲第７項に記載の高速ＣＰＵ／シーケ
   ンサにおいて、 前記マイクロシーケンサは、前記演算ならびに論理動作
   の結果を、前記複数の出力チャンネルの前記２進データ
   に結合することを特徴とする前記高速ＣＰＵ／シーケン
   サ。 ９　特許請求の範囲第７項に記載の高速ＣＰＵ／シーケ
   ンサにおいて、 マクロ命令を有する前記記憶装置はＲＯＭとなっている
   ことを特徴とする前記高速ＣＰＵ／シーケンサ。 ＩＱ、％許請求の範囲第７項に記載の高速ＣＰＵ／シー
   ケンサにおいて、マイクロ命令のシーケンスを有する前
   記記憶装置はＲＯＭとなっていることを特徴とする前記
   高速ＣＰＵ／シーケンサ。 １１、特許請求の範囲第１０項に記載の高速ＣＰＵ／シ
   ーケンサにおいて、 前記ＲＯＭは、８ビツトワード以上の長さを有するマイ
   クロ命令を発生するように共に構成された、複数のフェ
   アチャイルド社のプログラム可Ｂｒ６　ｑ　３４ａ　ｓ
   　ＲＯＭから成ることを％徴とする前記高速ＣＰＵ／シ
   ーケンサ。 １２、特許請求の範囲第７項に記載の高速ＣＰＵ／シー
   ケンサにおいて、 前記複数の出力チャンネルの数は１６より犬きいことを
   特徴とする前記高速ＣＰＵ／シーケンサ。 １３、％許請求の範囲第７項に記載の高速ＣＰＵ／シー
   ケンサにおいて、 前記マイクロシーケンサは、実質的に前記ディジタルク
   ロック信号のレートで前記マイクロ命令を実行すること
   を特徴とする前記高速ＣＰＵ／シーケンサ。 １４、特許請求の範囲第１３項に記載の高速ＣＰＵ／シ
   ーケンサにおいて、 前記複数の出力チャンネルの２進データは、前記マイク
   ロ命令および前記演算ならびに論理動作の前記結果を含
   むことを特徴とする前記高速ＣＰ　Ｕ／シーケンサ。 １５、特許請求の範囲第７項に記載の高速ＣＰＵ／シー
   ケンサにおいて、 前記複数の出力チャンネルの前記２進データは、前記表
   示回路内の記憶装置の動作入力および読み取り／書込み
   入力を制御するよう適応されていることを特徴とする前
   記高速ＣＰＵ　／シーケンサ。 １６、特許請求の範囲第７項に記載の高速ＣＰＵ　／シ
   ーケンサにおいて、 前記複数の出力チャンネルの前記２進データは、ゲーム
   装置の表示回路内の多重変換装置の動作入力および入力
   選択入力を制御するよう適応されていることを特徴とす
   る前記高速ＣＰＵ／シーケンサ。 １２特許請求の範囲第７項に記載の高速ＣＰＵ／シーケ
   ンサにおいて、 前記マイクロシーケンサ装置はさらに、前記複数の出力
   チャンネルの前記データがその動作入力とクロック入力
   とを制御するようなラッチを少なくとも一つは備えてい
   ることを特徴とする前記高速ＣＰＵ／シーケンサ。 １ａ　　ビデオ表示データを発生する前記ビデオゲーム
   装置で利用される高速ＣＰＵ／シーケンサであって、 マイクロプロセサのサイクル時間よシ実質的に短い時間
   でビデオ表示データにディジタル演算ならびに論理動作
   を行ない、さらに、前記ディジタル動作に応答する複数
   の同時に付勢可能な出力チャンネルでディジタル出力信
   号シーケンス、すなわち該信号シーケンスはビデオ表示
   回路内の記憶装置、スイッチ回路、および論理ゲートを
   制御するようになっておシかつ該信号シーケンスを発生
   するマイクロシステム装置と、逐次的に行なわれようと
   する前記ディジタル動作のうちの少なくとも二つのグル
   ープを前記マイクロプロセサに指示するマクロシステム
   装置であって前記指示は前記ビデオ表示データおよび前
   記ディジタル出力信号とに応答してなされ、前記表示回
   路からの刺戟を受けてその動作を開始すると共にラスタ
   走査ビデオ表示のタイミングとは独立して動作するよう
   になっており、ビデオ表示回路に動作して、前記刺戟に
   応答し、かつ、前記ＣＰＵ／シーケンサの動作とは独立
   的に、ラスタ走査表示の少なくとも１ラインを制御して
   いるマクロシステム装置と全備えていることを特徴とす
   る前記高速ＣＰＵ／シーヶ（９） ンサ。 １９、特許請求の範囲第１８項に記載の高速ＣＰＵ／シ
   ーケンサであって、さらに、 前記マイクロシステム装置に対する前記ビデオ表示デー
   タを受信しかつ記憶する通信および記憶装置を備えてい
   ることを特徴とする前記高速ＣＰＵ／シーケンサ。 ２、特許請求の範囲第１９項に記載の高速ＣＰＵ／シー
   ケンサにおいて、 前記通信および記憶装置は、前記マイクロプロセサ、前
   記表示回路、および前記マイクロシステム装置にアクセ
   ス可能な共有記憶装置を備えていることｔ−特徴とする
   前記高速ＣＰＵ／シーケンサ。 ２、特許請求の範囲第２０項に記載の高速ＣＰＵ／シー
   ケンサにおいて、 前記共有記憶装置は複数のＲＡＭから成っておシ、前記
   マイクロプロセサはいずれかのある時間にすべて前記Ｒ
   ＡＭよシ少ない数のＲＡＭに書き込み、かつ前記マイク
   ロシステム装置ははｙ同一　　　　　　　　　　　　　
   　　　　　　　頭時にすべての前記ＲＡＭを読みとり、
   よって、前記マイクロプロセサに利用可能なチャンネル
   より多くのチャンネルで前記マイクロシステムへのデー
   タの夾質的並列伝達をさせていることを特徴とする前記
   高速ＣＰＵ／シーケンサ。 ２、特許請求の範囲第２１項に記載の高速ＣＰＵ／シー
   ケンサにおいて、 前記共有記憶装置は、前記マイクロプロセサによって、
   組でアドレスされた四つの９３４４２ＲＡＭから成るこ
   とを特徴とする前記高速ＣＰＵ／シーケンサ。 ２工　表示モニタと処理装置とを有し、該処理装置への
   プレーヤー制御入力に応答して、前記モニタ画面上で対
   象の表示位置を決定するビデオゲーム装置であって、前
   記処理装置はハンドシェーク期間にデータ信号を出力し
   て、前記対象およびそれに関連する表示位置を定める前
   記ビデオゲーム装置において、高速ＣＰＵ　／シーケン
   サビデオ表示装置を有し該ビデオ表示装置は、前記表示
   のいかなる掃引、カラー、輝度、および帰線消去につい
   てのいずれものタイミングおよび制御のためのビデオ制
   御装置とおよび関連する記憶装置と２進データチヤンネ
   ルを有して、データ信号に応答してビデオ表示信号を発
   生するＣＰＵ／シーケンサ装置であって論理装置と、マ
   クロ命令によってユーザーによりプログラム可能なマク
   ロ部分と、さらに、マイクロ命令によってユーザーによ
   シブログラム可能なマイクロ部分とを備えている前記Ｃ
   ＰＵ／シーケンサ装置とを備え、前記マイクロ命令は１
   マイクロ秒あたり７．５命令より大きいレートで実行さ
   れ、かつ前記マイクロ命令の各々は、８つの前記２進デ
   ータチヤンネルよシ多い状態を制御しておシ、 よって前記ビデオ装置は前記ビデオ表示信号を受信し、
   かつ、それに応答しており、前記マクロ命令の各々は一
   連のマイクロ命令によって実行され、前記マクロ命令は
   前記データ信号に従うシーケンスで実行され、さらに、
   前記２進データチヤンネルの２進データは前記論理装置
   を動作させて、前記ビデオ制御装置に前記ビデオ表示信
   号を発生していることを特徴とする前記高速ＣＰＵ／シ
   ーケンサ。 ２、特許請求の範囲第２３項に記載の高速ＣＰＵ／シー
   ケンサビデオ表示装置において、前記マイクロ命令の各
   々は、２０チャンネル以上の状態を制御することを特徴
   とする前記高速ＣＰＵ　／シーケンサ。