JPH0330387B2 - - Google Patents

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JPH0330387B2
JPH0330387B2 JP58108509A JP10850983A JPH0330387B2 JP H0330387 B2 JPH0330387 B2 JP H0330387B2 JP 58108509 A JP58108509 A JP 58108509A JP 10850983 A JP10850983 A JP 10850983A JP H0330387 B2 JPH0330387 B2 JP H0330387B2
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    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
    • A63F13/00—Video games, i.e. games using an electronically generated display having two or more dimensions
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
    • A63F13/00—Video games, i.e. games using an electronically generated display having two or more dimensions
    • A63F13/50—Controlling the output signals based on the game progress
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen

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  • Multimedia (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Closed-Circuit Television Systems (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Image Analysis (AREA)
  • Image Processing (AREA)

Description

【発明の詳細な説明】
(1) 発明の背景 本発明は、電子的ビデオゲームプレー中のラス
タ走査表示装置上に多くの運動する対象（物体
像）を表示する装置に関するものである。より詳
細に云えば、本発明は、例えばマイクロプロセサ
ーによつて制御されたゲーム装置のカラーテレビ
モニタ装置における非常に多くの対象の表示を制
御する信号を安価で発生する回路に関するもので
ある。さらにより詳細には、本発明は、そのよう
な表示に関して、高速で論理ならびに演算動作を
行なう、融通の効く、ユーザーによりプログラム
可能な回路に関するものである。同じ発明者によ
る、「ビデオゲーム用汎用表示回路」と称する関
連出願も同時に出願されている。 マイクロプロセサーを基礎とするビデオゲーム
表示装置において、以前に取られた手段は、表示
しようとする全フレームを定める記憶情報を書き
込むことによつて、記憶マツプすなわち「ビツト
マツプ」を作ることであつた。これは、ギロイ、
Ｗによる」相互作用的コンピユータグラフイツク
ス」、イングルウツドクリフス、N.J.，プレンテ
イス−ホール、の1978年版、249−256ページ、お
よび発明者チヤンによる米国特許第4177462号に
説明されている。上記米国特許は、ゲームマイク
ロプロセサーを、困難な非常に時間のかかる記憶
マツプを準備する仕事から解放しようとするもの
である。よつて、前記特許においては専用のゲー
ム表示回路を使用することにより、画面上に相当
数の対象を表示し、運動させるかなり改良された
能力を達成し得ている。しかし、前記発明者チヤ
ンの提案による特許は、なお、マイクロプロセサ
に苛酷な拘束を強いている。前記米国特許によれ
ば、ゲーム制御情報は、ゲーム表示回路に関連す
る固定記憶装置に置くことができ、よつてゲーム
マイクロプロセサと該表示回路との間の広範な通
信を必要とする。さらに、彼の発明によれば、ゲ
ームマイクロプロセサと表示回路との両方が単一
クロツクをはずして同期的に動作しなければなら
ない。ゲームマイクロプロセサは、全交信時間中
不動作されなければならず、従つて、ゲーム関連
計算を行なうゲームマイクロプロセサの利用可能
な時間から時間がとられてしまう。最終的には、
チヤンの提案では、高度に特定化され従つて高価
な装置である。内容でアドレスすることのできる
記憶装置を利用しなければならないのである。 チヤンの提案は、特殊な表示回路を使用してい
る。米国特許第4053740号で説明されているよう
に、高速汎用コンピユーターも、また、視覚上の
シミユレーシヨンのために周辺のグラフイツク表
示装置と共に使用されている。特殊な表示回路
は、ハードワイヤによるシステムに固有の非柔軟
性という不利な点を有している。高速の汎用コン
ピユーターは、元来融通の効くものではあるが、
商業地区や家庭のゲーム機で利用するには、余り
にも高価すぎるし、巨大すぎるし、かつまた複雑
すぎる。 プログラム可能な汎用マイクロプロセサは、融
通性と信頼性を提供し、よつてこのマイクロプロ
セサーがビデオゲームにおける表示動作を行なう
のに望ましいものであるということを示すもので
ある。しかし、利用可能な汎用マイクロプロセサ
ーは、高解像度表示を行なう高速かつ並列なビツ
ト能力は有していない。現在利用されている８ビ
ツトマイクロプロセサは、１チヤンネルにつき約
7.5MHzの最大ビツトレートでデータを出力する
ことができる。より大きな並列ビツト能力を有す
るマイクロプロセサはより低速である。 汎用マイクロプロセサは、さらに、固定マイク
ロプログラムを有していて、関連する論理ゲート
を動作させる。そのようなマイクロプロセサのユ
ーザーは、許されたマクロ命令から成るプログラ
ムを書くことになる。各認められたマクロ命令
は、固定マイクロプログラムの一つから成る一連
に若干のマイクロ命令を付勢させる。しかし、ユ
ーザーは、利用されようとする特定の用途に合う
よう、マイクロプロセサを活用するために該プロ
グラムを変更することはできない。 従つて、高解像度ビデオゲーム表示機能を制御
するためには、現行のマイクロプロセサの速さと
適応性では不十分であり、またその並列ビツト能
力も不十分である。 本発明は、従つて、ゲームマイクロプロセサに
よつて与えられたビデオ表示データに応答してビ
デオ表示信号を発生する高速処理装置用の回路を
目的とするものである。該マイクロプロセサデー
タは、実際、かなり一般的であるので、ラスタ走
査表示の各画像に先立つ、短い「ハンドシエイ
ク」期間中に高速処理装置に送信され得るのであ
る。 該回路は非常に広く応用され得る。該一般性
は、一部、ゲーム制御装置、例えば上のマイクロ
プロセサと、高速処理装置との間の通信のための
限られた必要性から生じたものである。該表示回
路は、よつて、ゲーム装置の細部とは、事実上独
立的に動作する。 例えば、同一発明者による関連同時出願明細書
では、（すでに明らかにされ、ここでも全体にわ
たつて引用して取り上げられているが）、表示回
路の唯一のゲーム特定部分が、表示しようとする
対象の表現を含む固定記憶装置内に入れられてい
る。従つて、ゲームマイクロプロセサは垂直帰線
消去（ブランキング）中に、表示しようとする対
象の属性（識別）を与えることだけが必要であ
り、表示しようとする対象の表示位置および表示
幅を整合する。さらに、マイクロプロセサと表示
回路の両方を、単一基本クロツクをはずして走行
させることも全く可能であるけれども、この両者
をクロツクさせる別の装置を備えることによつ
て、独立性が達成されている。 (2) 発明の概要 該発明により教示された原理を具体化する特殊
な構成は、上述の同時に出願された願書で述べら
れた、ビデオゲーム用汎用表示回路の具体例の一
構成要素として動作している。そこで述べられて
いるように、該表示回路は、ラスタ走査表示モニ
タ装置における掃引、カラー、輝度および帰線消
去に関するタイミングと制御のための装置を備え
ている。該モニタの単一表示は、説明された構成
においては480本の水平線から成るものであつて
よい。各水平線は制御日的のために、画素として
知られる、512の個別隣接部分に分割される。画
素への分割は概念上だけであり、モニタによる水
平線走査は、通常、基本的には連続的な線となつ
ている。 単一表示は二つの飛び越し（インターレース）
フレームを有し、その各々はモニタ面の垂直掃引
から成つている。第一のフレームは偶数ライン、
０−476とライン478の初めの半分を表示する。第
二のフレームは、ライン１の後半およびライン
479までの残りの奇数ラインを表示する。各フレ
ームは、１マイクロ秒の帰線消去期間が後に続く
15.2マイクロ秒の時間維移において生じるが、該
帰線消去期間はVBLKとして引用される。従つ
て、ラスタは１秒につきほゞ30表示を示す。１ラ
インにつきそれ以上の垂直線およびそれ以上の画
素を有する高解像度表示も本発明によつて考えら
れている。 各水平線は、約51.2マイクロ秒の水平掃引時間
に掃引され約12.2マイクロ秒の帰線消去時間が後
に続くが、該帰線消去期間は以後HBLKと称す
る。 特殊な構成になつている本発明による表示回路
は、３色電子銃用増幅器と輝度増幅器とを制御
し、それらは、次いで、モニタ表示装置を制御す
る。該表示回路はまた、クロツク装置、垂直なら
びに水平カウンタ、および表示モニタに対する掃
引および空白（ブランキング）信号を備えてい
る。該クロツク装置は、約50ナノ秒の矩形波を発
生する。 ゲームプレー中に表示しようとする対象は表示
回路内のオブジエクトROMでコード化される。
該ROM内にコード化された対象は、どの特定の
画面位置とも関連していない。モニタ面における
各表示に対する特定の画面場所に特定の対象を位
置させることが、本発明によるCPU／シーケン
サと協同している表示回路の動作である。該ゲー
ムマイクロプロセサは、表示しようとする対象の
ROMアドレス、各対象の初期表示位置および各
対象の幅と高さから成るデータ信号を発生する。
該データ信号は、ゲームマイクロプロセサおよび
CPU／シーケンサの両方にとつてアクセス可能
な入力RAM RBに記憶される。また、該データ
信号は、各表示の前のVBLK期間中にゲームマ
イクロプロセサから送信される。CPU／シーケ
ンサは、よつて、モニタ面で各表示中に表示しよ
うとする各対象の画面場所を備えているのであ
る。CPU／シーケンサは表示動作を行なわせる
第二のマイクロプロセサ装置として動作する。そ
れは、表示回路にビデオ信号を与えるために、デ
ータ信号を処理する。該シーケンサは、高解像度
画面上の非常に多くの対象を制御することのでき
る高速回路から成つている。関連する特徴として
は、該シーケンサは非常に多くのチヤンネルに高
データレートで、ここで述べられている特定の構
成では27チヤンネル約20MHzで、同時制御信号を
出力する。 ここで述べる特殊な構成におけるCPU／シー
ケンサは、論理装置、マクロ命令で符号化された
ROMを含むマクロ部分、およびマイクロ命令で
符号化されたROMを含むマイクロ部分とから成
つている。該マイクロ命令は20MHzクロツクレー
ト（速度）で実行され、前記マイクロ命令の各々
は27の２進データチヤンネルの状態を制御する。
各マクロ命令は一連のマイクロ命令を実行させ
る。該マクロ命令はCPU／シーケンサに与えら
れたデータ信号に追従するシーケンサで実行され
る。 該マクロならびにマイクロ命令は、本発明によ
るCPU／シーケンサを組み入れた特殊な表示回
路に適合されることができる。その意味では、該
命令はユーザにとつてプログラム可能となつてい
る。 従つて、本発明の教示する点は、単一表示過程
（プロセス）において表示しようとする各対象に
対する最初のライン番号と最初の水平画素番号と
を備えているCPU／シーケンサで具体化され得
るのである。特定の構成においては、該CPU／
シーケンサは表示回路により表示された各水平線
の始まりで、該水平線が現在表示されているどの
対象の垂直線範囲内にあるかを判定する。そのよ
うな対象の各々に対して、表示回路は現在のライ
ン上の開始水平画素アドレスだけを必要とする。
カウンタが該アドレスの値に達した直後に、該表
示回路は、モニタのライン表示と同期的に、水平
画素カウンタの各８番目のカウント毎に、オブジ
エクトROMから４つの32ビツトデータグループ
分けを、逐次的にラツチする。次いで、各グルー
プ分けにより、次の８画素の各々に対する４ビツ
トのカラー／輝度・情報を発生する。 具体化されたCPU／シーケンサを使用するこ
とによつて、表示の間で全表示のマツプを備える
必要がなくなるのである。該CPU／シーケンサ
によつて、表示回路のＡ制御部分は、次の水平線
上に表示しようとする各対象に対するデータによ
る各ライン掃引（ドローイング）期間に、表示回
路内のRAM RCおよびRAM RDをロードする。
特定の構成でのデータは、実質的に、RAM RC
内に書き込まれた水平開始画素数とRAM RD内
に書き込まれた12ビツトのROMアドレス情報お
よび４ビツトの幅情報とから成り立つている。Ａ
−制御部分における制御装置CAは、HBLKの間
に一連の「書き込み」を発生するのであるが、そ
れによつて、RAM RCおよびRAM RDから、
それぞれRAMライン緩衝器、およびRAM RE、
さらにまた表示回路へのデータ伝達を速くしてい
る。RAM RCおよびRAM RDは入力RAM RB
からロードされる。 該ゲームはマイクロプロセサは、表示の完全な
マツプを備えている必要はなく、従つて、その大
部分の時間をゲーム制御動作に自由に注ぐことが
できる。該ゲームマイクロプロセサは、VBLK
の間中、表示しようとする対象およびその画面で
の場所を識別することだけが必要なのである。従
つて、該マイクロプロセサには、非常の多くの可
変の大きさを持つ対象を操作するに当つて、何ら
大きな負担はないのである。 ここで述べる特定の構成によれば、一度に32の
対象まで操作するよう設計されている。限定要因
となるのは、CPU／シーケンサーの速度である
が、これは基本クロツク速度により支配される。
該速度は、本特定の構成で利用されているのとは
異なる技術、例えば、エミツタ結合論理回路を利
用することによつても、大きさの度合いで、増加
され得る。従つて、32の対象までの限度は、本発
明にとつて固有のものではない。 従つて、ビデオゲーム構成に関する当業者にと
つては明らかなことであるが、本発明の目的の一
つは、カラービデオ画面上の非常に多くの対象の
表示を経済的に制御することのできる、実質的な
自蔵回路を提供することである。 その他の目的は、ゲームマイクロプロセサを表
示義務から実質的に解放し、よつて、該マイクロ
プロセサがその時間をゲーム関連の計算に当てる
ことができるようにすることである。 本発明のその他の諸目的、利点、特徴等は、以
下の詳細な説明で、特に添付の図面を参照するこ
とにより、容易に明らかになるであろう。 (3) 良好な具体例についての詳細な説明 次に本発明の具体例について図面を参照して説
明する。 第１図の回路図は、本発明の具体例の機能的構
成要素を一例として示している。図示された特定
の具体例は、同時に出願された出願におけるビデ
オゲーム用の汎用表示回路で利用されるよう意図
したものであることを理解されたい。この場合の
例は、プレーヤー入力に応答する計算を実行し、
かつ表示をつかさどるデータを発生するゲームマ
イクロプロセサが示されている。すなわち、ゲー
ムマイクロプロセサの表示回路に対しての出力
は、対象像のどれを選択して表示しようとしてい
るのか、また、ゲームビデオ画面における表示位
置がどうなるのかを判定する。 該マイクロプロセサは、垂直帰線消去中の短い
時間の間、表示回路と交信する。該表示回路は、
一構成要素として、本発明のCPU／シーケンサ
を有する。該CPU／シーケンサは、それ自体の
クロツク不動装置１０を有しているが、第１図に
示されるように、Ｉ／Ｏバス１２を介して表示回
路の残りの部分と交信する。該表示回路はＩ／Ｏ
バス１２を介して信号を搬送し、該信号は垂直帰
線期間の終了間際に不動装置を有するクロツク１
０を動作させる。Ｉ／Ｏバス１２に搬送された外
部リセツト信号は、不動作装置を有するクロツク
装置１０が動作されるのとほぼ同じ時間に、タイ
ミング／リセツト回路１４を動作させる。 不動作装置を有するクロツク装置１０を動作さ
せ、タイミング／リセツト回路１４を動作させる
ことによつて、CPU／シーケンサを動作させる
という影響を及ぼす。CPU／シーケンサを動作
させることによつて、タイミング／リセツト回路
１４はマクロシーケンサ１６およびマイクロシー
ケンサ１８を初期化する。マクロシーケンサ１６
とマイクロシーケンサ１８の両方は、プログラム
されたROMを備えている。マクロシーケンサ
ROMはマクロ命令から成る単一マクロプログラ
ムを有している。各マクロ命令は、マクロシーケ
ンサ内のROMにおける単一アドレスに記憶され
たデータから作られる。該マクロ命令は、従来の
デイジタルコンピユータにおける「アセンブリ」
言語命令、例えば、N.シヤピンの「アセンブリ
言語による360／370プログラム法」（ニユーヨー
ク、マクグローヒル、1973年）の15ページに述べ
られているようなもの、に大体において対応す
る。 マイクロシーケンサ内のROMは、数グループ
のマイクロ命令を有していて、各グループはマク
ロシーケンサ内のマクロ命令の中の一つに独自に
対応する。各マイクロ命令はマイクロシーケンサ
ROM内の単一アドレスにおけるデータが作られ
る。該マイクロ命令は、シヤピンが述べているよ
うに、従来のコンピユータにおける機械言語命令
に類似している。 各マイクロ命令は、表示回路の中のRAM記憶
装置およびCPU／シーケンサの中の入力RAM
RB２０の読み取り／書き込みを制御する。ま
た、該マイクロシーケンサ命令は、演算論理装置
２２を制御し、またマクロシーケンサ１６の中の
命令のシーケンスをも制御する。該ゲームマイク
ロプロセサは入力RAM RB２０と直接交信し、
かつ、垂直帰線消去期間の短い「ハンドシエー
ク」区間中に、該入力RAM RB２０内に表示情
報を入れる。 従つて、明らかに、該CPU／シーケンサは、
実際には、表示回路動作を行なわせられるマイク
ロコンピユータとなつているのである。しかし、
他のマイクロコンピユータと異なり、該CPU／
シーケンサはゲーム設計者により、マイクロレベ
ルでもマクロレベルでも両レベルでプログラムさ
れ得る。ゲームすなわち表示の変化例もまた、単
にマクロシーケンサ１６およびマイクロシーケン
サ１８の両ROMを置き換えることによつて容易
に作成され得る。さらに、従来のマイクロプロセ
サとは異なり、本発明のCPU／シーケンサは同
時に制御される任意の多数の出力チヤンネルを有
するものであつてよい。従つて、第１図に例示さ
れた具体例は24ビツトの出力を同時に制御する。
さらに、第１図に例示された具体例は次の点で従
来のマイクロプロセサとは区別される、すなわ
ち、それが、不動作装置を有するクロツク装置１
０からのクロツク信号の各立ち上がりで、マイク
ロシーケンサがその24のチヤンネルに同時にデー
タを入れるという非常に高速のクロツクレート
（速度）で走行し得るのである。本具体例におけ
るクロツクレートはＭHzである。 本発明によるCPU／シーケンサを先行技術に
よるマイクロコンピユータと区別するその他の特
徴は、以下のより詳細な説明により明らかになる
であろう。 第１図に示された構成要素の相互関係は、ビデ
オ表示中のラスタ走査表示モニタ画面上の単一表
示表現の前後関係でよりよく理解することができ
る。表示表現の開始以前のVBLK期間中に、ゲ
ームマイクロプロセサはビデオ表示回路にデータ
を送信する。該データは、基本的には、ゲームプ
レイに従つて、やがて生ずる表示の間モニタ画面
上に表示しようとする対象の属性と画面上の場所
とから成るものであつてよい。本発明の他の具体
例においては、他の情報、例えば対象の大きさお
よび方向なども送信されることもできる。 VBLKの終了前の約63マイクロ秒に、これは
単一の水平線を掃引する時間であるが、表示回路
は信号を発生して不動作装置つきクロツク装置１
０を動作させる。次いで該不動作装置つきのクロ
ツク装置１０は、CPU／シーケンサの動作に必
要なデイジタルクロツク信号を発生する。これら
のデイジタルクロツク信号は、通常、ゲームマイ
クロプロセツサで利用されるクロツク信号からは
独立しているが、表示回路クロツク信号と同期的
であつてもよい。従つて、ゲームプレイ回路と表
示回路とは相互に独立的に動作するのである。 不動作装置つきのクロツク装置１０は、商業的
に利用されるマイクロプロセサのサイクル時間よ
り実質的に短い周期を有するクロツク信号を発生
する。これらの短い周期のクロツク信号の特性
は、本発明のCPU／シーケンサの高速特徴に関
連しているのである。 該表示回路は、Ｉ／Ｏバス１２を介して不動作
装置つきのクロツク装置１０を動作させる信号を
送信する。該Ｉ／Ｏバス１２は、表示回路と
CPU／シーケンサとの間の通信をさせる。該表
示回路はまた、Ｉ／Ｏバズ１２を介して、クロツ
ク動作信号とほゞ同時に、タイミングリセツト回
路１４に外部リセツト信号を送信する。該タイミ
ングリセツト回路は、次いで、デイジタルクロツ
ク信号と共に利用される信号を発生し、マクロシ
ーケンサ１６およびマイクロシーケンサ１８を初
期化する。不動作装置つきクロツク装置１０およ
びタイミングリセツト回路１４は、よつて、表示
回路に応答するデイジタルクロツク装置となつて
いて、デイジタルクロツク信号を含む信号を発生
するのであるが、該デイジタルクロツク信号は、
ゲームマイクロプロセサのサイクル時間より実質
的に短い周期を有している。 マクロシーケンサ１６は、マイクロシーケンサ
１８に対して、マクロシーケンサ１６のROM
Ａ部分における最初のアドレスでの内容を備えた
データを読み取ることによつて、初期化信号に応
答する。マイクロシーケンサ１８は、マイクロシ
ーケンサ１８のROM Ｂ部分における隣接する
アドレスの中の最初の一組での内容を備えたデー
タを順次に読み取ることによつて、マクロシーケ
ンサ１６からのデータに応答する。ROM Ｂか
らの該データは複数の出力チヤンネルで読み取ら
れるのであるが、該チヤンネルの中の幾つかは
RAM RB２０に接続されており、また幾つかは
ALU２２に接続され、また表示回路に接続され
ているものもある。さらに、マイクロシーケンサ
１８からマクロシーケンサ１６へ接続する出力チ
ヤンネルもある。 RAM RBへの出力チヤンネルのデータによつ
て、RAM RBはゲームマイクロプロセサによつ
て書かれた表示リスト中の第一の対象の開始位置
を読み取る。次いでALU２２は、対象が次の表
示ラインに、この場合は第一ラインであるが、表
示されようとしているかどうかを、表示回路から
のＩ／Ｏバス１２上の利用できるビデオ表示デー
タを利用して判定することによつて、出力チヤン
ネル上のデータに応答する。次いで、マクロシー
ケンサ１６は、第一の対象が表示されようとして
いるか否かにかかつているROMAでの新しいア
ドレスをアドレスすることによつて、出力チヤン
ネル上のデータに応答する。ROM Ａでの各ア
ドレスによつてマクロシーケンサは、ROM Ｂ
での一連のアドレスをアドレスすることを開始さ
せるデータを出力する。マクロシーケンサ１６の
ROM Ａにおけるマクロ命令は、よつて、マイ
クロシーケンサ１８のROM Ｂにおけるマイク
ロ命令シーケンサの実行を制御するのである。 第一の対象が表示されないような場合には、マ
クロシーケンサ１６はマイクロシーケンサ１８
に、表示リスト中の他の対象が次のライン上に表
示されようとしているかどうかのチエツクを続け
させる。そのような対象が確認された場合には、
マクロシーケンサ１６はマイクロシーケンサ１８
に、表示回路内にデータを転送させ、さらに、表
示リストが使い果たされるまで、次のラインに表
示されようとする他の対象のチエツクを続けさせ
る。該データ転送によつて表示回路を動作させ、
関連出願で述べられた態様で、表示の第一のライ
ンを掃引させている。 上述のように、該表示リストが使い果たされる
と、不動作装置つきクロツク装置１０は不動作に
なり、マイクロシーケンサも不動作にする。不動
作装置つきクロツク装置１０は次いで、次のライ
ンの開始で再び動作され、また、対象をチエツク
しデータを転送する過程も、表示が完了するまで
ラインごとに繰り返される。 マイクロシーケンサ１８の出力チヤンネル上の
データは、ROM Ｂがアドレスされる速度で変
化するのであるが、該速度は不動作装置つきアド
レス装置１０からのデイジタルクロツク信号の速
度である。該データは、Ｉ／Ｏバス１２および
RAM RB20からのデータを利用して、同じ速度
で動作しているALU２２を制御する。ROM Ｂ
のデータは、特定のゲーム装置すなわち特定の表
示回路の要望に一致するように変更されることも
できる。また、本発明の原理と一致するような、
ROM以外の記憶装置を使用することも考えられ
ている。マイクロシーケンサ１８とALU２２と
は、ビデオ表示データおよびマクロ命令に応答
し、かつ、複数の所定シーケンサのユーザにより
プログラム可能なマイクロ命令を有する記憶装置
を含むマイクロシーケンサ装置と、デイジタルク
ロツク信号に応答してマイクロ命令を実行する装
置と、および、CPU／シーケンサ、ビデオ表示
回路さらにマクロシーケンサ１６の間で２進デー
タを搬送する複数の出力チヤンネル、とから成る
のである。 マクロシーケンサ１６のROM Ａ記憶装置も
また、特定のゲーム装置あるいは表示回路の要求
に一致するように変更することもできる。マクロ
シーケンサ１６のROM以外の記憶装置を使用す
ることもまた、本発明の原理にしたがつて行なわ
れる。従つて、明らかに、マクロシーケンサ１６
は所定のシーケンスでユーザーによりプログラム
可能なマイクロ命令を有する記憶装置を含むマク
ロシーケンサ装置と、デイジタル信号に応答して
連続的なマクロ命令の各グループを読み取る読み
取り装置とから成つているのであつて、なお該読
み取り装置はデイジタルクロツク装置からの信号
に応答しているのである。 本発明の上述の具体例において、機能的に述べ
られた各構成要素は、以下のより詳細な説明によ
りさらにはつきりするであろう。 不動作装置つきクロツク装置１０ 第２図で示すように、本具体例の不動作装置つ
きクロツク装置１０の特殊な構成によつて50ナノ
秒クロツク、Ｄフリツプフロツプ、すなわち、ク
リアピン１とプリセツトピン４を有する7474Dフ
リツプフロツプ型のピン３への入力、を利用して
いる。（第２図では、その他の図におけるように、
集積回路番号の初めの「74」は除かれているが、
これはこのような回路図では通例である。）プリ
セツトピン４への入力が高レベルである場合、ク
リアとプリセツトピンと有するＤフリツプフロツ
プは、そのＱピン５からシーケンサに対して10ナ
ノ秒クロツクパルスを発生する。プリセツトピン
４が低レベル状態にある場合には、シーケンサへ
のクロツクは不動作になる。不動作にさせること
によつて、フリツプフロツプの出力ピン５を高レ
ベル状態にさせる。該プリセツト入力は表示回路
によつて供給される。該表示回路はＩ／Ｏパス１
２を介してCPU／シーケンサと交信し、CPU／
シーケンサは、HBLK*信号、DMASEL*信号、
BA5*信号、および50ナノ秒CLK入力を、不動作
回路つきクロツク装置１０に搬送する。該
HBLK*信号は表示制御装置からのHBLK信号の
補数であつて、本文では「＊」記号で、図面では
上部の「−」記号で表示される。HBLK*は
HBLKの間は低レベルである。DMASEL*信号
はVBLKの間は低レベルであつて、表示の第１
フレームに続くVBLKの終了する１水平線時間
（約63.4マイクロ秒）前と、表示の第２フレーム
に続くVBLKの終了する1/2水平線時間前とに高
レベルになる。BA5*信号はクロツク装置１０を
不動作にし、従つて、表示回路におけるRAM
RDとRAM RCとが、次のHBLK信号後に開始
する水平線を掃引するのに必要なすべてのデータ
をロードされた後、該CPU／シーケンサも不動
作にする。 該クロツク回路は、マイクロシーケンサに対し
て10ナノ秒と50ナノ秒のクロツクパルスを備えて
いる。該100ナノ秒および50ナノ秒クロツク入力
は結合されて、マイクロシーケンサの別の部分の
動作間の時間遅延を発生する。 該100ナノ秒パルスは、特定の構成においては、
第２図で示すように、Ｄフリツプフロツプの負の
Q*出力をＤ入力に結合し、かつ、CLKラインか
らの50ナノ秒クロツクパルスで該フリツプフロツ
プをクロツクすることによつて、発生される。 CLKmacラインは、Ｄフリツプフロツプピン
５からの100ナノ秒パルスをタイミングリセツト
回路１４に搬送する。CLKmac*信号は反転され
たCLKmac信号から成るのであるが、CLKmac*
ラインのタイミングリセツト回路１４に送信され
る。該CLKmac信号は、第３図に示されるよう
に再び反転されて遅延CLKmac信号を発生する。 CLKmicラインは100ナノ秒パルスをマイクロ
シーケンサに搬送する。該CLKmic信号は
CLKmac*ラインから取られて反転され、次いで
遅延CLKmac信号にほゞ等しい信号を発生する。
CLKmicAラインはマイクロシーケンサのための
第２のクロツク装置を備えている。特定の構成に
おけるCLKmicAラインはノアゲートの出力ピン
４からのものであつてよく、該ノアゲートにおい
ては、50ナノ秒CLKラインおよび100ナノ秒
CLKmicラインが入力となつている。CLKmicA
ライン上の結果の正パルスは約25ナノ秒の幅を有
し、かつ、100ナノ秒クロツクパルスの各立ち上
がり後約75ナノ秒で立ち上がるのである。該ノア
ゲート出力は、入力ピン２を高レベルに接続され
たアンドゲートによつて供給され、さらに、別の
少ない時間遅延を発生している。 タイミングリセツト回路１４ 第３図で示されるタイミングリセツト回路１４
は、マクロシーケンサ１６およびマイクロシーケ
ンサ１８に対する制御信号を発生している。遅延
CLKmacラインはノアＢゲートの入力ピン３に
与えられているが、それはMAC−CONライン上
のオアＢゲート入力ピン１に出力する。オアＢゲ
ートピン３はCLKadvライン上に出力している
が、それは、マクロシーケンサ１６に対する制御
およびクロツク信号を発生する。 オアＢゲートの第２入力は、オアＢゲートの入
力ピン２に結合されたマイクロシーケンサ１８か
らのMACADVラインとなつている。従つて、ノ
アＢゲートの出力が低レベルの場合に、CLKadv
ラインはMACADVラインに信号を搬送する。反
対に、MACADVラインが低レベルの場合は、
CLKadvラインはMAC−CONラインに信号を搬
送する。 ピン２上のノアＢゲートの第２の入力は、ピン
１３上のリセツトカウンターQB出力からの
CLEAR Ｂラインとなつている。ピン１４上の
リセツトカウンターQA出力は、CLEARAライン
を対応的に制御する。同期的４ビツトテキサスイ
ンスツルメント社の74161がここで述べる特定の
構成におけるリセツトカウンターとして使用され
ている。 該リセツト回路の入力は、不動作装置つきのク
ロツク装置１０からのCLKmac*ラインと、
CLKmacラインとから成つている。該CLKmac
ラインは、Ｄフリツプフロツプ、たとえば、7474
のようにプリセツトとクリアピンを有し、また、
Ｄ入力ピン１２と高レベルにセツトされたクリヤ
ピン１０を有するもの、のクロツク入力に接続し
ている。Ｉ／Ｏバス１２からのRESET*ライン
はＤフリツプフロツプＢのプリセツトピン１３に
接続している。該RESET*信号は、水平カウン
タがリセツトする場合、すなわち、同時申請の出
願で脱明されているように、水平線の第１の水平
画素を表示する直前に、低レベルになるのであ
る。 ＤフリツプフロツプＢは、Ｑライン上のＱピン
９から出力する。該Ｑラインはリセツトカウンタ
のロードピン９に接続し、また、該カウンタのデ
ータ入力は２進数0001にセツトされる。該カウン
タからの二つの最下位出力数はナンドABゲート
によつて該カウンタの動作ピン７に接続する。
（AB）*ラインはナンドABゲートの出力ピン６を
カウンタピン７に接続している。 CLEARAラインもまたリセツトカウンタの最
下位数出力ピン１４からの信号をマイクロシーケ
ンサ１８に搬送している。該カウンタの出力ピン
１３の、次の最下位数は、CLEARBラインでノ
アＢゲートおよびマクロシーケンサ１６に搬送さ
れる。該リセツトカウンタは、CLKmac*ライン
上の立ち上がりによりクロツクされる。 第３Ａ図のタイミング図で示されるように、シ
ステム動作は、RESET*ライン上の表示回路か
ら送信された約100ナノ秒以上の持続時間を有す
る低信号で開始する。RESET*が低レベルにな
る場合、フリツプフロツプＢはリセツトカウンタ
のロードピン９に低レベルを搬送するＱ出力ピン
９によつて不動作にされる。Ｑライン上の低レベ
ルが該リセツトカウンターを不動作にする。
CLKmac*ライン上の第１の連続する立ち上がり
は該リセツトカウンターに0001入力データをロー
ドし、それによつてQAはCLEARAライン上に論
理高レベルを出力し、また、QBはCLEARBライ
ン上に論理低レベルを出力する。QBが低レベル
の間、ノアＢゲートはMAC−CONライン上に一
組の50ナノ秒高パルスを送信するのであるが、該
パルスは、後で述べるように、マクロシーケンサ
１６のリセツトを援助する。 RESET*の高レベルへの渡りで、CLKmacラ
インの次の立ち上がりは論理高レベルへのＱライ
ンをクロツクし、リセツトカウンターを動作させ
る。Ｑラインが高レベルになるとCLKmac*の次
の立ち上がり区間は、リセツトカウンターを、カ
ウント２、２進数0010まで増分させる。よつて、
CLEARAラインは高レベルから低レベルへの渡
りをするし、反対にCLEARBラインは低レベル
から高レベルへ渡りをする。両方の渡りは
CLKmac*の立ち上がり区間とほゞ同時に行なわ
れる。第３Ａ図で示されたCLEARAライン上の
結果の100ナノ秒低レベルはマイクロシーケンサ
１８をリセツトするのであるがこの事は次に述べ
る。 CLKmac*の次の立ち上がり区間におけるリセ
ツトカウンタの最後の渡りによつて、CLEARA
ラインとCLEARBラインの両方は高レベルにセ
ツトされる。アンドＣゲートは、CLEARCライ
ン上のCLEARAとCLEARBとの論理積をマイク
ロシーケンサラツチに出力し、よつて、これらの
ラツチを動作させる。同時に、カウンタへの動作
は、（AB）*ライン上の低レベルにより、ナンド
ABゲートから解除される。カウンタはそこで不
動作になり、また、リセツトサイクルは次の
RESET*低パルスが発生されるまでに完成され
る。 CLKadvラインは、100ナノ秒正パルスがMAC
−CONライン上にある間を除いて、MACADV
ライン上にあるどんな信号をも搬送する。 マクロシーケンサ１６ 特定の構成でのマクロシーケンサ１６は、第４
図で明らかなように、８ビツト同期カウンタＡ、
512×８ビツトROM Ａ、およびクリアを有する
オクタルＤフリツプフロツプＡとから成つてい
る。特定の構成では、テキサスインスツルメント
社の74273フリツプフロツプおよびタンデム対に
よる745163カウンタさらに、フエアチヤイルド社
の93448プログラム可能ROM等を利用すること
ができる。 タイミングリセツト回路１４からのCLEARB
ラインは、８ビツト同期カウンタＡクリアピン１
およびオクタルＤフリツプフロツプＡクリアピン
１に接続している。 CLEARBライン低レベルは、リセツトカウン
タが動作された後、約50ナノ秒たつて開始する。
約200ナノ秒の持続時間を有する。CLEAR Ｂラ
イン上の該低レベル論理信号は、どのクロツク入
力に関しても非同期的に、カウンタＡおよびフリ
ツプフロツプＡの出力を零にセツトする。 フリツプフロツプＡの該出力はカウンタＡのデ
ータ入力に接続する。カウンタＡの該出力は
ROMAの入力に接続する。ROMAの出力は、マ
イクロシーケンサ１８と適切なテスト回路に搬送
され、またフリツプフロツプＡの入力へと戻され
る。従つて、カウンタＡの出力は、CLEAR Ｂ
ラインの負のパルスの直後に、16進法数00に対応
するROMAのアドレスを示す。 フリツプフロツプＡのクロツク入力はマイクロ
シーケンサ１８からのJMPMACラインとなつて
いる。カウンタＡのクロツク入力は、タイミング
リセツト回路１４におけるノアＢゲートからの
CLKadvラインとなつている。すでに説明したよ
うに、CLEAR Ｂライン上の負のパルスの直後
のCLKadvラインは、マイクロシーケンサ１８か
らMACADVライン上で送信された信号を搬送す
る。また、マイクロシーケンサ１８の飛び越し論
理部分からカウンタＡのロードピンへのMACLD
ラインもある。 ROMAでの各アドレスは８ビツトのマクロ命
令を有していて、それは、第４図と第５図で示さ
れるように、マイクロシーケンサ１８におけるカ
ウンタのデータ入力ピンに搬送される。マイクロ
シーケンサ１８がマクロ命令を実行してしまう
と、その結果、パルスはMACADVラインで送信
される。その場合、カウンタＡはそのカウントを
１だけ増加させ、よつて、そのマクロ命令によつ
てROMAにおける次に大きいアドレスをアドレ
スする。従つて、該マクロ命令はユーザーによつ
てプログラム可能であり、ユーザーはROM Ａ
を所定のマクロ命令と置換えることができる。 マイクロシーケンサ１８へのROM Ａ命令が、
逐次的でないROM Ａアドレスへの条件つき、
あるいは無条件の飛越しを要求する場合、
ROMAにおける逐次的な次のアドレスが飛び越
し先となる。マイクロシーケンサ１８は、飛び越
し命令を受信した後、カウンタＡを１ユニツト増
分し、ROMAにおける次の逐次的な場所をアド
レスする。次の逐次的な記憶場所は、フリツプフ
ロツプＡのＤ入力へ接続されている飛び越し先ア
ドレスを有する。そこで、マイクロシーケンサ１
８はJMPMACラインにパルスを送信し、それ
は、カウンタＡの入力データピン上に該飛び越し
先アドレスをクロツクする。飛び越しが実行され
ようとする場合には、マイクロシーケンサ１８の
飛び越し論理部分は低パルスをMACLDライン上
に送信し、それは、行き先アドレスをカウンタＡ
に、さらにROMAのアドレスピン上にロードし
て、飛び越しを完了するのである。 マクロシーケンサプログラム用の流れ図が第５
図に示されているが、これは前述の関連出願で述
べた本発明の具体例を有するビデオゲームに関連
して利用することができる。図中、「Ｙ」記号は
適切な添字（サブスクリプト）で示されるような
垂直線番号を表わしている。箱形枠の脇のＲ記号
は、以下の例で説明するようなRAMアドレスを
表わす。 RB010はRAMRBにおけるどのオプジエクトパ
ツケージについてもの第三のアドレスであつて、
対応する対象を表示するための水平位置を定める
16ビツトワードをアドレスする。（第１０図参照） RA、RC、RD、はそれぞれRAM RA、RAM
RB、およびRAM RCの内容を表わす。表示回
路におけるRAM RAは、現在の垂直置を有する
レジスタとなつている。 RCLは、CPU／シーケンサのALU部分２２に
おけるＣラツチを表わす。 マイクロシーケンサ１８ マイクロシーケンサ１８の特定の構成は、第６
−４図に従つて構成された第６−１図から第６−
３図までにおいて示される。該マイクロシーケン
サ１８は、論理ラツチ１８０、命令ラツチ１８
２、飛び越し論理部分１８４、カウンタＢおよび
ROM Ｂとから成る。 論理ラツチ１８０ 第６−１図で示された具体例の特定の構成にお
ける論理ラツチ１８０は、同時クリアと相補的出
力とを備えた５つのＤフリツプフロツプから成
る。該ラツチは、図示されているように、第一の
テキサスインスツルメント社74S175四重フリツ
プフロツプの４つのフリツプフロツプと、第二の
同種四重フリツプフロツプの第四番目のフリツプ
フロツプとを備えるものであつてもよい。該論理
ラツチの出力はマイクロシーケンサ１８およびマ
クロシーケンサ１６の動作のシーケンサを制御す
る。MACADVラインもまた該論理ラツチ１８０
からの出力を搬送する。 CLEAR Ｃラインは該論理ラツチ１８０のク
リアピン１に接続している。RESET*が低レベ
ルにセツトされた後生ずるのであるが、
CLEARCラインが低レベルである場合、該論理
ラツチ１８０はクリアされ、よつて装置を不動作
にする。 論理ラツチ１８０は、不動作回路つきクロツク
装置１０からのCLKmicAラインによつて、その
クロツクピン９でクロツクされる。該ラツチに対
する入力データは、ROM Ｂからの５ビツトデ
ータである。図示された特定的構成によつて、論
理ラツチ１８０から８ビツトデータを出力し、相
補的出力を利用する。次の信号セツトはデータラ
ツチ出力を備えている。 LMICB* JTYPE* JMPCOND LMAC JMPCOND* LMAC* JTYPE MACADV 従つて、「論理命令」は該５ビツトを特定する
ことによつて記述される。リストされた順序で
は、MACADV、LMAC、JTYPE、
JMPCOND、LMICB*であり、論理的補数が含
まれている。 命令ラツチ１８２ 第６−１図に示された特定的構成における命令
ラツチ１８２は、同時的クリアを備えた１９のＤ
フリツプフロツプから成る。該命令ラツチ１８２
はCLEARCラインによつてクリアされ、かつ、
CLKmicAラインによつてクロツクされる。該ラ
ツチは、一組のテキサスインスツルメント社の
74S374オクタル フリツプフロツプおよび論理
ラツチ180で使用されていない、第二の74S175の
３つのフリツプフロツプからなるものでよい。 該命令ラツチ１８２の入力は、ROM Ｂから
の最下位19ビツトの出力となつている。若干のラ
ツチ出力は２２に接続している。残余は、高速
CPU／シーケンサと該CPU／シーケンサによつ
て制御される表示回路内の記憶装置との間のイン
ターフエースラインから成つている。 該命令ラツチ１８２には９本の出力ラインがあ
つて、同時出願中に述べられている特殊な構成に
おけるゲーム回路記憶装置を制御している。 オクタル フリツプフロツプを１、２、および
３と指示することによつて、９本のゲーム制御ラ
インは、ピン１−１５，１−１６および１−１７
からのラインRDR２０，RDR２１およびRDR２
２から成り、制御装置における第一の二者択−ア
ドレス多重変換装置によつて、汎用制御回路にお
けるRAM RBの最下位３アドレスビツトをアド
レスする（第７−１図）。該RAM RBは高速
CPU／シーケンサおよびゲーム制御マイクロプ
ロセサによつて共有されている。 ピン２−２からのR2SEL*ラインは、汎用制御
装置における第二の二者択−四重変換装置の二つ
のＡ入力データピンに接続している（第７−１
図）。該四重変換装置の対応する二つの出力は、
該R2SEL*ラインが低レベルである場合、RAM
RBの出力を動作させ、また、該第二の多重変換
装置のＡ入力は、カラー制御論理回路によつて選
択される。 ピン２−６からのR4RD*ラインおよびピン２
−１２からのR4WR*ラインは、汎用制御装置内
のRAR RDの読み取り／書き込みをそれぞれに
動作させる。ピン３−１０および２−９からのラ
インＲ３RD*とＲ３WR*も同様に、それぞれ、
RAM RCの読み取り／書き込みを動作させる。
ピン２−１５からのRISEL*ラインはRAM RA
を動作させるのに利用される。ピン３−７からの
ADVPACラインは、同時出願の特許願中でも述
べたように、表示回内の制御装置CAを動作させ
るのに利用される。 R3WR*、R3RD*、R4WR*およびR4RD*信号
は、第７−１図で示されるように、二者択−動作
多重変換装置のＡ入力によつて、汎用制御装置と
すべてインタフエースされる。該Ａ入力は、汎用
制御装置の水平帰線消去信号がオフの場合に選択
される。Ｂ入力は、RAM RCおよびRAM RD
を動作させるようにセツトされてついで読み出す
のであるが、水平帰線消去期間中に選択される。 該命令ラツチ１８２からの残りの10ビツト出力
は、演算部分２２を制御する。これらのビツト
（およびピン番号は）、INSTφ（１−２）、INSH1
（１−５）、INST2（１−６）、INST3（１−９）、
INST4（１−１２）、RALAT（２−１６）、
RBLAT（２−１９）、RCLAT（３−２）、
RCSEL*（２−５）と指名される。 飛び越し論理部分１８４ 論理ラツチ１８０は、第６−３図で示されるよ
うに、飛び越し論理部分１８４に出力している。
該飛び越し論理部分１８４もまた、EQまたは
JMPZERラインおよびMINUSライン上でALU
演算部分２２からの入力を受信する。 MACLDラインは該飛び出し論理部分１８４か
らの出力である。該MACLDライン上の低パルス
は、カウンタＡに飛び越し先アドレスをロードす
るという事が想起される。該論理部分は、
LMACが高レベルである場合のみ、該MACL Ｄ
ラインを低レベルにさせるのであり、また、次の
場合も低レベルにさせる。 JMPCOND＝０；または (1) JMPCOND＝１およびどちらか (2) JTYP＝１およびJMPZERまたはEQ＝１または
（2d） JTYP＝０およびMINUS＝１ （2c） 該論理部分もMICLDラインを制御し、それは
該ラインが低レベルになる場合は何時でもカウン
タＢを不動作にしかつロードする。該MICLDラ
インは次のような場合は何時でも低レベルであ
る、 LMICB*＝１およびCLEARA＝０；または
（3a） LMICB*＝０およびCLEARA＝１ （3b） CLEARAラインは通常、高レベルであるとい
うことが想起される。LMICB*ラインも通常、高
レベルである。 カウンタＢおよびROMB 前述の通り、また、第６−２図で示されるよう
に、カウンタＢはCLKmicラインによつてクロツ
クされ、そしてMICLDラインによつてロードさ
れる。カウンタＢの入力ピンは図示されているよ
うに、マクロシーケンサ１６内のROMAの出力
ピンは接続されている。従つて、MICLDライン
上の低パルスは、ROMAアドレスの内容をカウ
ンタＢにロードする。低パルスの終りに、カウン
タＢはCLKmicライン上の信号の各立ち上がりで
カウントアツプする。 特定的構成では、該カウンタＢは、２進数で０
から511までカウントするよう縦続接続された一
組の74S163あるいは74LS163同期４ビツトカウン
タから成つている。 カウンタＢの該出力はROM Ｂのアドレスピ
ンに接続される。従つて、MICLDライン上の各
低パルスによつて、該カウンタはROM Ｂに一
連の隣接するアドレスをアドレスし始めるのであ
るが、ROM Ｂはマイクロ命令を有していると
考えてよい。MICLDライン上の低パルス時間に
おけるROM Ａの出力は、初期ROM Ｂアドレ
スを、連続するマイクロ命令の中のそれのマイク
ロ命令によつて指示する。従つて各初期ROM
Ｂアドレスは、ROMA記憶装置のマクロ命令と
して、考えられてよいわけである。従つて、該マ
イクロ命令はユーザーによりプログラム可能であ
り、ユーザーはROM Ｂを他の所定のマイクロ
命令を有有するROMに置き換えることもできる
のである。 該特定の構成では、ROM Ｂは、24ビツトワ
ードの512記憶ワードを備えるよう縦続接続され
た三つのフエアチヤイルド社93448プログラム可
能固定記憶装置から成つている。これらは第６−
１図に、ROM1、ROM2、ならびにROM3とし
て示されている。最上位５ビツトは論理ラツチ１
８０への入力データを構成する。残りの19ビツト
は、命令ラツチ１８２への入力データを構成す
る。ROM Ｂは、ROM Ａの制御の下に同時に
24ビツトを出力するので、CPU／シーケンサは
24ビツトマイクロプロセサであると考えられても
よい。 入力RAM RB 同時出願中に述でられた表示回路では、入力
RAM RBは、高速CPU／シーケンサおよび表示
回路の残余の両方によつて利用される共有記憶装
置である。該共有化は、該同時出願中にも述べら
れ、また、第７−１図で示されるようにアドレス
多重変換装置によつて行なわれる。表示回路の入
力部分からのDMASELライインは、前述したよ
うにDMASEL*ラインの補数であるが、該アド
レス多重変換装置のＡ入力かＢ入力のどちらかを
選択する。該DMASELラインは、VBLKの始ま
りで高レベルになり、表示の第一もしくは第二フ
レームにそれぞれ先立つVBLKの終了前の１乃
至1/2水平線時間に低レベルになる。 アドレス多重変換装置のＢ入力は、ゲームマイ
クロプロセサからのアドレスバスによつて供給さ
れる。該特定構成でのゲームマイクロプロセサ
は、ビデオ出力の垂直帰線消去期間中に、アドレ
スデータをアドレスバスに与える。従つて、該
DMASELラインは、垂直帰線消去の始まりで高
レベルになることによつて、Ｂ入力を選択する。
Ａ入力は、各垂直掃引の直前およびその期間中に
選択される。Ｂ入力が選択される場合、ゲームマ
イクロプロセサは、第７図で示すように、RAM
RBの入出ピンに入力データを与え、よつて、
RAM RBに、ゲームデータの記憶装置への書き
込みをさせる。 アドレス多重変換装置のＡ入力の最上位５つの
数は、第７−１図で示されるように、表示回路の
制御Ａ部分に、制御CAカウンタの出力によつて
アドレスされる。このカウンタは、有効ビデオ追
跡中に動作され、また、水平帰線消去中に不動作
にされる。該カウンタは、マイクロシーケンサ１
８からのADVPAC上の高信号によつてクロツク
され、各低／高の渡りによつて、該カウンタを１
だけ増分する。Ａ入力の最下位３ビツトは、増大
順位でマイクロシーケンサ１８からの信号
RDR20、RDR21、およびRDR22となつている。
従つて、ADVPAC信号によつて増分された制御
装置CAカウンタの各カウントに対して、該RDR
信号は、RAM RB内に八つの隣接する記憶ワー
ドをアドレスすることができる。 本発明の特殊構成では、RAM RBは二組のフ
エアチヤイルド社93422等連呼び出し記憶装置か
ら成る。各組は、マイクロプロセサの入力に対し
て８ビツトワードの256記憶ワードを備えるよう
縦続接続されている。該二組では、マイクロシー
ケンサ１８の制御下で16ビツトワードの256出力
ワードを備えるよう縦続接続されている。 DMASELライン信号がアドレス多重変換装置
のＡ入力を選択する場合、それは第７−１図で示
されるように、表示回路の一部でもある四重変換
装置のＡ入力をも選択する。該Ａ入力のうちの二
つは制止（プルアツプ）されてRAM RBの書き
込みモードを不動作にする。他の二つの入力は、
マイクロシーケンサ１８からのR2SEL*ラインに
接続される。対応する出力はRAM RBの出力動
作装置に接続する。従つて、DMASELは二つの
多重変換装置のＡ入力を選択し、かつ、R2SEL*
が低レベルの場合、RAM RBはアドレス多重変
換装置によつてアドレスされた16ビツトワードを
出力する。R2SEL*が高レベルで、かつ、Ａ入力
が選択される場合、該RAM RA出力は高インピ
ダンスにあり、従つて、不動作である。 該DMASELライン信号がＡ入力を選択しない
場合、すでに述べたように、それは、ゲームマイ
クロプロセサの制御下にあるＢ入力を必然的に選
択するのである。 RAM RBの該16ビツト出力は、Ｉ／Ｏバスで
演算部分２２に搬送される。 演算部分２２ 該特定構成における演算部分２２は、第８図と
第９図で示されるように、演算論理装置ALUお
よびＡラツチ、Ｂラツチ、ならびにＣラツチとか
ら成つている。第８−１図、第８−２図および第
８−３図第８−４図で示されるように関連してい
る。これらのラツチは、図示されているように、
Ｉ／Ｏバスに接続している。 該ALUは、テキサス インスツルメント社か
ら入手できるような、四つの縦続接続された
74181演算論理装置／関数発生装置および74182先
回り制御けた上げ発生装置を備えるものであつて
よい。該ALUの機能端子は、命令ラツチ182から
信号INSTφ、INST１、INST２、INST３、お
よびINST４を、また、システム動作に関して述
べた論理ゲートによつて発生されたCN信号を受
信する。ALUのＡ入力端子は、Ａラツチによつ
てＩ／Ｏバスからパスされた16ビツトデータをを
備える。Ｂ入力端子は、Ｂラツチからの16ビツト
の現在のデータを備える。ALUからの該16ビツ
トの出力は、ＣラツチによつてＩ／Ｏバスに搬送
される。 別の出力が、第９図で示されるように、ノア
EQゲートのピン１０へのEQラインを付勢し、Ａ
入力とＢ入力が等しい場合に該EQラインを高レ
ベルにセツトする。そうでなければ、該EQライ
ンは低論理信号を搬送する。 Ａラツチは、マイクロシーケンサ１８からの
RALATライン上の信号によつてクロツクされる
が、ＢラツチはRBLATライン上の信号によつ
て、またＣラツチはRCLATライン上の信号によ
つてクロツクされる。該特定の構成でのＡラツチ
とＢラツチは高レベルクリアを有するテキサスイ
ンスツルメント社SN746S273のような、一組の
オクタルＤフリツプフロツプを、それぞれ有して
いる。 Ｃラツチは、RCLATライン上の正の渡りによ
つてクロツクされた、一組のテキサス インスツ
ルメント社SN746S374オクタルＤエツジトリガ
ーラツチを備えるものであつてよい。Ｃラツチの
出力はCENABLEラインによつて制御され、該
ラインは該出力を、リセツトが高レベルの場合に
正常論理状態（高または低）に、リセツトが低レ
ベルの場合は高インピーダンス状態に、置くこと
ができる。該特定構成におけるCENAELEライ
ンは、Ｉ／ＯバスからのHBLKラインならびに
命令部分１８２からのRCSELラインを入力とし
て有するオアＣゲートの出力を有している。該
HBLKラインは水平帰線消去中は高レベルとな
つている。 Ｃラツチからの出力は、Ｉ／Ｏバスを介して
RAM RDの入ピンに搬送される。 システム動作 マクロROM Ａにおけるサンプルプログラム
は第５図の流れ図で述べたが、これは、同時に出
願された出願で述べられている表示回路の特定構
成に充当されたものである。ROM Ａにおける
各命令ワードは、ROM Ｂでのアドレスに関す
るマクロ命令であり、ROM Ｂにおいては、す
でに説明したように、ROM Ａマクロ命令に対
応するマイクロプログラムが記憶されている。 初期条件 CPU／シーケンサは、有効ビデオが始まる垂
直空白期間の終了前のほゞ１ライン時間の間を除
く、実質的に垂直帰線消去期間の間中、不動作で
ある。ビデオ発生装置への最初の水平線に対する
データ伝達は、従つて、フレームの最初の水平線
の表示に先立つて達成される。表示回路からの
DMASEL*ライン上の高信号は不動作装置つき
クツロク装置１０を動作させる。 すでに述べたように、該クロツク装置は、クロ
ツクフリツプフロツプのブリセツトピン４に与え
られた低レベルによりすでに不動作されている。
該低レベルは、論理積（HBLNK*）
（DMASEL*）（BA5*）が零の場合に生ずる。
HBLNK*ラインは、水平帰線消去中に低レベル
になる。DMASEL*は、適用される垂直カウン
ト254.5と510.5より前の垂直帰線消去中に低レベ
ルになるし、また、BA5*は、CPU／シーケンサ
が次のHBLK後の水平線を表示する以前に、す
べてのデータ伝達を完了した場合に低レベルにな
るのである。 RESET*ラインは、水平帰線消去の終了で、
各634番目の水平カウント毎に低いパルスを搬送
する。これらの低パルスは、タイミングリセツト
回路１４が次のライン情報を計算する前に、前の
データを排除することを、保証する。該
RESET*はまた、論理ラツチ１８０および命令
ラツチ１８２をもクリアし、よつて、正確な命令
シーケンスを保証するのである。RESET*上の
低パルスの開始によつてリセツトサイクルが始ま
る。 リセツトサイクルの開始によつて、第３図で示
すように、タイミングリセツト回路１４からの
CLEARAラインは約100ナノ秒間高レベルから低
レベルへと移り、次いで、高レベルに戻つて、そ
こに留るが、これについてはすでに述べたし、第
３Ａ図のタイミング図に示されている。ここで想
起されるのは、CLEARBラインは、CLEARAラ
インの上の低レベルの直前に200ナノ秒の低レベ
ルを搬送するということである。該CLEARBの
低レベルはリセツトサイクル後約50ナノ秒たつて
開始するのである。 CLKadvラインは次の論理を満たす信号を搬送
する。 CLKadv＝（CLEARB＋遅延CLKmac）* ＋MACADV (4) MACADVラインは、クリアされたラツチから
の出力であるので低レベルである。遅延
CLKmacラインは、約12ナノ秒の遅延で
CLKmac信号の後に従う。CLEARBラインは、
CLKmac*パルスの立ち上がり区間に渡りを行な
う。その結果、CLKadvラインは、100ナノ秒の
間隔を開けた立ち上がりを有する約50ナノ秒の二
つの高パルスを搬送するのであるが、第３Ａ図で
示すように、その第一は、リセツトサイクル開始
後約75ナノ秒たつて発生する。 CLEARBラインは、その200ナノ秒低レベルを
カウンタＡのクリアピン１に送信する。
CLKadv50ナノ秒高パルスの立ち上がりは、
CLEARBライン低レベルにすぐ続くのであるが、
カウンタピン２をクロツクし、よつてカウンタＡ
をクリアする。その結果、カウンタＡはROMA
にワード番号00をアドレスする。そこで、カウン
タＡは、第３Ａ図から明らかなように、リセツト
サイクル開始後約175ナノ秒たつてクリアされる。 該CLEARBラインはまた、ラツチＡのクリア
ピン１にその200ナノ秒低パルスを送信し、それ
によつて、ラツチＡはカウンタＡのデータ入力に
零を出力する。ROMAの00アドレスからの出力
は、カウンタＡがクリアされる時間の間、カウン
タＢのデータ入力ピン上にある。同じデータはま
た、ラツチＡのデータ入力ピンに戻される。
CLEARB200ナノ秒低レベルの終りに、カウンタ
Ａがクリアされた後約75ナノ秒たつて、ラツチＡ
は動作され、カウンタＡのデータ入力ピンに論理
低レベルを出力する。 CLEARCラインは、CLEARAまたは
CLEARBのどちらかが低レベルの300ナノ秒間低
レベルである。該CLEARC低レベルは論理ラツ
チ１８０のクリアピン１に与えられて、該論理ラ
ツチ１８０をクリアする。該CLEARC低レベル
はまた、反転されてラツチ１８２の出力制御ピン
１に与えられ、よつて、該74S374出力ピンは高
インピーダンスを出力線に発生させる。
CLEARAが再び高レベルになる場合、CLEARC
もまた高レベルになり、さらに、論理ラツチ１８
０および命令ラツチ１８２は、ほぼ、カウンタＡ
が動作される時に動作される。 該論理ラツチ１８０がクリアされる場合、論理
ラツチ１８０における相補形出力からのLMICB*
ラインは高レベルになる。MICLDラインは、
LMICB*とCLEARAとの論理積であるが、後に
高レベルの続くCLEARA低レベルを、カウンタ
Ｂのロードピン９に搬送する。該低レベルの間の
最初のCLKmicの立ち上がりは、次いでカウンタ
Ｂに、そのデータピン上のデータ、つまり、第３
Ａ図で示されるように、ROM A00アドレスから
の出力、をロードする。このイベントは、リセツ
ナサイクルの開始後の約325ナノ秒に生ずる。カ
ウンタＢは次いでROM A00アドレスの内容によ
つて定められたROM Ｂにおける場所をアドレ
スする。ROM Ｂからの出力は、よつて、論理
ラツチ１８０および命令ラツチ１８２の入力ピン
上に位置される。カウンタＢがロードされた後約
25ナノ秒たつて、CLEARAは高レベルになり、
該カウンタは動作される。 カウンタＢがロードされた後の約50ナノ秒に、
CLKmicAライン上の次の正パルスの立ち上がり
区間は、ROM Ｂの出力（ROM A00アドレスに
よつて定められる）、論理ラツチ１８０および命
令ラツチ１８２内にクロツクする。 CPU／シーケンサはこの時点で、ROMAと
ROM Ｂにおけるプログラムの実行を開始する
ことになるのである。 プログラムの実行 第１命令 プログラムの実行は、第２表および第３表に関
して、第５図で詳細に述べられた初期段階によつ
て理解されるであろう。 該特定の構成においては、ROM A00アドレス
は、16進数08に対する２進コードを有する。 ROM Ｂにおけるアドレス08は、二つの数字
を比較する一連の三つの命令の開始信号を有して
いる。該三つの命令は、その16進法の等価数
241E06、A4DE06、2D3F06で表わすことができ
る。 ROM Ｂは、すでに述べたように、論理ラツ
チ１８０と命令ラツチ１８２に出力する。各６デ
イジツト16進数は、第１表によれば、例として命
令241E06を利用して24ビツトの出力をアドレス
する。
【表】 シーケンス241E06、A4DE06および2D3F06の
最上位1/2バイト、すなわち16進数は、シーケン
ス２−Ａ−２を構成する。該シーケンス２−Ａ−
２はMACADVラインへの飛び越しに対応し、よ
つてカウンタＡを増分する。その結果、カウンタ
Ａは第二マイクロ命令の後01を出力し、それは、
次いで、ROMAに01アドレスをアドレスする。
ROMAは、そこで、その01アドレスの内容を、
ROM Ｂのアドレス端子に出力する。 LMACラインは、16進法シーケンス２−Ａ−
22の間抵レベルのまゝである。式、(1)を参照する
と、結果的にはカウンタＡを有効状態に保持する
ことになるのであるが、その理由は、該カウンタ
ロードピンへのMACLDラインが高レベルのまゝ
であるからである。LMAC上の低レベルは、飛
び越し論理部分１８４を、JIYPEおよび
JMPCONDラインの設定に対して非応答的に保
持する。 16進数の次の最上位セツトである４−４−Ｄシ
ーケンスは、第三マイクロ命令でのLMICBおよ
びRCLATへの飛び越しに対応する。該LMICB
飛び越しによつて、LMICN*は式、(3)に従つて
低レベルになり、よつて、ROM Ａの出力をカ
ウンタＢにロードする。RCLAT上の飛び越し
は、演算部分２２内のＣラツチをクロツクし、さ
らに該Ｃラツチに、該ALUの出力を記憶させる。 第三の16進数でのシーケンス１−Ｄ−３は、命
令の間中ずつと、RAM RDの書き込みモードの
不選択を表示する。（第四デイジツトでのシーケ
ンスＥ−Ｅ−ＦはRAM RDをいかなるイベント
においても、選択されない状態に置くことが分る
であろう）。最切の二つの命令のRISEL*上の低
レベルは、表示回路内のレジスタRAを動作させ
て、それによつて該レジスタは、これら二つの命
令中に、Ｉ／Ｏパス上に現在の垂直カウントを入
れる。第三のマイクロ命令でのRISEL*上の高レ
ベルは、その時、Ｉ／ＯバスからレジスタRAを
弧立させる。 RALATラインおよびRBLATラインは第二命
令で高レベルになり、ＡラツチおよびＢラツチを
クロツクする。該Ｂラツチは、Ｉ／Ｏバスからの
現在の垂直カウントをラツチし、次いで該カウン
トをALUのＢ入力に入れる。該Ａラツチは、画
面上に表示されようとする対象の垂直位置を備え
る、Ｉ／Ｏバスからのデータをラツチする。該垂
直位置データは、RAM RBによつてＩ／Ｏバス
上に置かれる。該垂直位置は、Ａラツチによつ
て、ALUのＡ入力に供給される。次いで、ALU
によつて実行された演算動作の結果が、第三の命
令の実行に先立つて、Ｃラツチの入力端子に表わ
れるのである。 該演算動作の結果は、次いで、前述したよう
に、第三の命令によつてＣラツチにラツチされ
る。 第四デイジツトでのシーケンスＥ−Ｅ−Ｆは
RAM RC書き込みを不動作にし、またRAM
RDを不選択にする。Ｃラツチは、第三の命令で
のラツチ動作のために選択されたままになつてい
る。ラツチ後、該Ｃラツチの出力はＩ／Ｏバス上
にある。 一方、R2SEL*上のシーケンス０−０−１は、
最初の二つの命令の間、RAM RBの16ビツト出
力を動作させ、また、Ａラツチの入力端子に該出
力を入れる。該出力は、すでに述べたように、第
二命令でＡラツチにラツチされるのである。 第五デイジツトでのシーケンス000は、各オブ
ジエクトパツケージ内の最初のワードだけがＩ／
Ｏバス上に置かれていること、さらに、ALUが
演算モードで行動していることを確かめる。 今まで説明して来たように、入力RAM RB
は、ここで述べる特定構成では、256×16RAM
となつている。256の記憶ワードは、第１０図で
示されるように、３２のオブブジエクトパツケー
ジに分割される。同図の左側に示されているよう
に、マイクロプロセサは８つの並列２進ビツトを
出力し、従つて、RAM RBを512×8RAMと見
なしている。偶数８ビツトワードはRAM EB内
にあり、奇数８ビツトワードはRAM ＯＢ内に
あることになる。CPU／シーケンサは、第１０
図の右側に示されるように、単一のRAM RBし
か見ていない。表示回路の制御装置CCのカウン
タは、第７−１図で示されるように、BAφから
BA4までのライン上に、RAM RBアドレス入力
の最上位５ビツトをアドレスする。制御装置CC
カウンタの各カウントは、よつて、RAM内の３
２のパツケージ場所のうちの一つをアドレスす
る。８ビツトアドレス入力の最下位３ビツトは、
各オプジエクトパツケージ内の16ビツトワードの
８ワードのうちの一つを定める。従つて、カウン
トCCのどんな所定のカウントについても、
CPU／シーケンサは、単一オブジエクトパツケ
ージの８ワードだけをアドレスできるのである。
RAM RBはまた、３２の代りに、16のオプジエ
クトパツケージを有する、128×16RAMであつ
てもよく、あるいは、CPU／シーケンサの速度
により許容されるどんな他の便利なパツケージ数
であつてもよい。 各オブジエクトパツケージの情報は、第１０図
で概略的に示されている。各パツケージの最初の
ワードは、表示されようとする対象を含んでいる
長方形のフレームの上面の垂直位置となつてい
る。従つて、本例において、R2SEL*がRAM
RBの読み取り動作をさせる場合、該パツケージ
の読み取りは、制御装置CCカウンタの状態によ
つて決定される。該パツケージ内のワードは、増
大する順序で、ビツト状態RDR20、RDR21、お
よびRDR22によつて決定され、該ビツト状態は、
第７図に示されるように、RAM RBアドレスの
最下位３ビツトをアドレスするのである。 表示回路における制御装置CCカウンタは、同
時申請の出願で述べたようにADVPACライン上
の立ち上がりによりクロツクされる。本例におい
ては、該カウンタ00000（２進数）を読みとり、そ
の結果第一オブジエクトパツケージをアドレスす
る。また、第五デイジツトの最下位３ビツトによ
りアドレスされた三つのRDRラインはすべて零
であつて、対象の垂直位置である、オブジエクト
パツケージの第一ワードに対応している。すでに
説明したように、該ワードはALUのＡ入力端子
上に置かれる。 第三の命令期間中のR2SEL*ライン上の高レベ
ルはRAM RBを不動作にする。 第四ビツト（Inst4）は、ALUのモードを定め
るが、高レベルは論理モードに対応し、低レベル
は演算モードに対応する。従つて、本例において
は、該ALUは演算モードである。 第六デイジツトは最後の四つの命令ビツトから
成る。シーケンス６−６−６はALUを制御し、
また、該特定構成では、該シーケンスによつて、
ALUは、演算動作Ｂ−Ａに対応する、Ｂ入力と
Ａ入力の差を出力する。 その他の演算命令は、業者のALUのための表
から採用されたものであつてもよい。これは有効
高データを利用する、SN74182全けた上げ先回り
制御回路と共に利用された、四つの縦続接続され
たテキサスインスツルメント社のSN74181演算装
置を利用することに基いて、説明されたものであ
る。 上述の説明は次の事を示すものである。すなわ
ち、ROM A00アドレスの命令に対応する第一マ
クロ動作の結果、 (1) RAM RAにおける第一オブジエクトパツケ
ージの現在の垂直位置から所望の垂直位置を減
算すること、 (2) 該結果をＣラツチに記憶すること、および (3) RAM Ｂアドレス１８で始まるマイクロプ
ログラムによつて実行される RAM Ａアドレス01で始まるマイクロプロ
グラムの実行を開始すること になつている。 飛び越し RAM Ａの場所03における第三のマクロ命令
は、本発明に関するもう一つの特徴となつている
条件つき飛び越しである。RAM Ｂの場所１０
において開始するマイクロ命令は、 B43FE6 743FE6 F43FE6 OC3FE6 のように書き込まれることができる。 右端の４デイジツトはすべてのRAMが不動作
にされ、また、ALUは、第一の対象についての
所望の垂直位置と現在の垂直カウントとの間の差
を出力し続けていることを示している。 最初のデイジツトでのシーケンスＢ−７−Ｆ−
Ｏは、第一と第三の命令の始まりでMACADVラ
イン上での飛び越し、および第二と第三の命令期
間中、LMACライン上での高レベル、に対応す
るものである。JTYPEとJUMPCONDライン
は、初めの三命令に対しては高レベルであり、四
番目に対しては低レベルである。 最初のMACADV飛び越しはカウンタＡをクロ
ツクして、それは04を出力する。最初の命令で、
JMPCONDライン上の高レベルは、式、(1)に従
つて論理回路を動作させる。式（2b）から明ら
かなように、MACLDはJMPZERあるいはEQが
高レベルの場合に低レベルになるのである。一
方、LMACラインの立ち上がりによつてラツチ
Ａはクロツクされて、ROM Ａアドレス04の内
容を出力中であるのだが、それは、ラツチＡのデ
ータ端子上で行なわれることを想起されたい。従
つて、JMPZERあるいはEQが高レベルの場合に
は、ROM Ａアドレス04の内容は、MACLD低レ
ベルおよびMACADVライン上の第二の立ち上が
りによつて、カウンタＡ内にロードされる。従つ
て、ROM Ａアドレス04の内容はROM Ａ内の
飛び越し先アドレスから成るのである。 JMPZERおよびEQが高レベルでない場合に
は、MACADVライン上の第二の立ち上がりは単
にカウンタＡをクロツクし、次いで、ROM Ａ
の05アドレスがアドレスされる。Ｂ−７−Ｆ−０
シーケンスの初めの三つの構成要素は、「等しけ
れば飛び越し」命令を有する。四番目の構成要素
は、論理回論を不動作にする。 第二のデイジツトでのシーケンス４−４−４−
Ｃは、LMICB*ライン上の四番目のマイクロ命令
低レベルを表わす。該低レベルは、「等しければ
飛び越し」の決定が行なわれた後、カウンタＢに
ROMAの出力をロードする。その結果、該「等
しければ飛び越し」命令は、ROM Ａアドレス
05の内容かあるいは飛び越し先のアドレスの内容
のどちらが、LMICB*ライン上の低レベルによつ
てカウンタＢにロードされるべきかを判定する。
次いで、カウンタＢによつてROM Ｂのマイク
ロ命令の所定のシーケンスが実行される。 第２表は、第５図の流れ図に対応するROM
Ａ命令のシーケンスを示す。
【表】 第３表は、流れ図における命令を実行するため
に、前述の16進法で表わしたROM Ｂの内容を
示す。
【表】 今までの説明は、高速CPU／シーケンサを汎
用ビデオ制御装置に適用することについてなされ
たものである。 もちろん、本発明のさまざまな面における、ま
た他の応用面における変更は当業者にとつて明ら
かなことは理解されるであろう。あるものは研究
の結果明らかになるであろうし、またあるものは
通常設計の問題であろう。例えば、ここで速べら
れたようなCPU／シーケンサが前述の説明で例
証された特定の表示回路と共に利用されるという
ことは、本発明の必要特徴ではない。ここで説明
されたもの以外の構成要素もまた、本発明の原理
に矛盾することなく利用され得るのである。本発
明の範囲それ自体は、ここで述べられた特定の具
体例および特定の構成によつて限定されるべきで
はなく、添付の特許請求の範囲等によつて定めら
れるべきである。
【図面の簡単な説明】
第１図は、本発明によるビデオゲーム装置用の
表示回路で使用されるCPU／シーケンサの良好
な具体例についての主要構成要素を図示したもの
であり、第２図は第１図で１ブロツクとして示さ
れた特定構成によるCPU／シーケンサの不動作
部分を有するクロツク装置の回路図であり、第３
図は第１図で１ブロツクとして示された特定構成
によるCPU／シーケンサのタイミングリセツト
部分の回路図であり、第３Ａ図は第２図と第３図
で示されたライン上の第３図のタイミングリセツ
ト回路がその間動作される時間周期に対応するタ
イミングパルスを表わすタイミング図であり、第
４図は第１図で１ブロツクとして示された特定構
成によるCPU／シーケンサのマクロシーケンサ
部分の回路図であり、第５図は第４図に示された
ROM Ａの内容を構成的に示す流れ図であり、
第６−１図、第６−２図および第６−３図は第１
図で１ブロツクとして示された特定構成による
CPU／シーケンサのマイクロシーケンサ部分の
回路図を示し、第６−４図は第６−１〜第６−３
図の関連図であり、第７−１図と第７−２図は第
１図で１ブロツクとして示された特定構成による
CPU／シーケンサの入力RAM RB部分の回路図
を示し、第７−３図は第７−１図〜第７−２図の
関連図であり、第８−１図から第８−３図まで
は、第１図で１ブロツクとして示され、ALU、
ＡラツチおよびＢラツチから成りCPU／シーケ
ンサのALU部分である特定構成によるCPU／シ
ーケンサの補助部分の回路図を示し、第８−４図
は第８−１図〜第８−３図の関連図であり、第９
図は、第１図で１ブロツクとして示され、Ｃラツ
チと関連論理回路から成るALU部分である特定
構成によるCPU／シーケンサの補助部分の回路
図を示し、さらに、第１０図は、ゲームマイクロ
プロセサによる更新後の、第７−１図と第７−２
図に示された入力RAM RBの内容の回路図であ
る。 図中、１０は不動作装置を有するクロツク装
置、１２はＩ／Ｏバス、１４はタイミング／リセ
ツト装置、１６はマクロシーケンサ、１８はマイ
クロシーケンサ、２０はRAM RB、２２はALU
をそれぞれ示す。

Claims (1)

  1. 【特許請求の範囲】 １ ラスタ走査表示装置、前記ビデオ表示装置を
    制御する記憶装置を有するビデオ表示回路および
    プレーヤーにより制御可能な入力に応答するビデ
    オ表示データを発生すると共に記憶装置から情報
    を検索する所定のサイクル時間を有しているマイ
    クロプロセサをも備えているビデオ表示データを
    発生するビデオゲーム装置で利用するための高速
    CPU／シーケンサにおいて、 前記表示回路に応答して前記マイクロプロセサ
    のサイクル時間より実質的に短い周期を有するデ
    イジタルクロツク信号を含む信号を発生するデイ
    ジタルクロツク装置と、 所定のシーケンスで、ユーザによりプログラム
    可能なマクロ命令を有する記憶装置および前記デ
    イジタルクロツク装置からの前記信号に応答しデ
    イジタル信号に応答して各グループの逐次的な前
    記マクロ命令を読みとる読み取り装置とを有する
    マクロシーケンサ装置と、 ビデオ表示データおよび前記マクロ命令に応答
    し、かつ、複数の所定シーケンスのユーザにより
    プログラム可能なマイクロ命令を有する記憶装置
    と、前記デイジタルクロツク信号に応答して前記
    マイクロ命令を実行する装置と、さらに、
    CPU／シーケンサ、ビデオ表示回路および前記
    マクロシーケンサとの間の２進データを搬送する
    複数の出力チヤンネルとを有するマイクロシーケ
    ンサ装置とを備え、前記複数の所定シーケンスの
    マイクロ命令のうちの一つが前記マクロシーケン
    サ装置によつて前記マクロ命令のうちの一つを読
    み取ることに応答して選択され実行され、かつ前
    記シーケンスの各マイクロ命令は、前記デイジタ
    ルクロツク信号に応答して実行される際、前記複
    数の出力チヤンネルで搬送された２進データを決
    定しさらに、前記２進データは前記読み取り装置
    による前記マクロ命令の逐次的な読み取りを制御
    することを特徴とする前記CPU／シーケンサ。 ２ 特許請求の範囲第１項に記載の高速CPU／
    シーケンサにおいて、 前記マイクロシーケンサ装置は、前記複数の出
    力チヤンネルで、論理信号を前記マクロシーケン
    サ装置に伝達することによつて、少なくとも一組
    の前記２進データに応答する論理装置を有してお
    り、 前記マクロシーケンサ装置は、前記マクロ命令
    の読み取り後少なくとも一つの最初に特定化され
    たマクロ命令から、該最初に特定化されたマクロ
    命令とは逐次的でない二番目に特定化されたマク
    ロ命令のうちの少なくとも一つへ飛び越すことに
    よつて前記論理信号に応答しており、さらに、前
    記飛び越しの後、前記二第目に特定化されたマク
    ロ命令で始まるシーケンスで、前記マクロ命令の
    読み取りを続けることを特徴とする前記高速
    CPU／シーケンサ。 ３ 特許請求の範囲第２項に記載の高速CPU／
    シーケンサにおいて、 前記論理信号のうちの少なくとも一つは、前記
    ビデオ表示データを条件としていることを特徴と
    する前記高速CPU／シーケンサ。 ４ 特許請求の範囲第１項に記載の高速CPU／
    シーケンサにおいて、 前記デイジタルクロツク装置は、ビデオ表示回
    路に応答する不動作装置と動作装置とを備えてい
    ることを特徴とする前記高速CPU／シーケンサ。 ５ 特許請求の範囲第１項に記載の高速CPU／
    シーケンサにおいて、 前記マクロシーケンサ装置の記憶装置は初期マ
    クロ命令を有し、また、前記マイクロシーケンサ
    装置の記憶装置は初期マイクロ命令を有し、さら
    に、前記デイジタルクロツク装置は、前記ビデオ
    表示回路に応答し前記マクロシーケンサとマイク
    ロシーケンサとをそれぞれの初期マクロ命令と初
    期マイクロ命令とに設定するタイミング／リセツ
    ト装置を有することを特徴とする前記高速
    CPU／シーケンサ。 ６ 特許請求の範囲第１項に記載の高速CPU／
    シーケンサであつて、さらに、 ビデオ表示回路と共有され、かつ、前記ビデオ
    表示データを受信し記憶する記憶装置を備えてい
    ることを特徴とする前記高速CPU／シーケンサ。 ７ 特許請求の範囲第１項から第６項のうちの何
    れにも記載の高速CPU／シーケンサであつて、
    さらに、 前記複数の出力チヤンネルの前記２進データに
    応答して、前記ビデオ表示データに演算ならびに
    論理動作を行ない、また、該演算ならびに論理動
    作の結果を、前記マイクロシーケンサに伝達する
    演算装置を備えていることを特徴とする前記高速
    CPU／シーケンサ。 ８ 特許請求の範囲第７項に記載の高速CPU／
    シーケンサにおいて、 前記マイクロシーケンサは、前記演算ならびに
    論理動作の結果を、前記複数の出力チヤンネルの
    前記２進データに結合することを特徴とする前記
    高速CPU／シーケンサ。 ９ 特許請求の範囲第７項に記載の高速CPU／
    シーケンサにおいて、 マクロ命令を有する前記記憶装置はROMとな
    つていることを特徴とする前記高速CPU／シー
    ケンサ。 １０ 特許請求の範囲第７項に記載の高速
    CPU／シーケンサにおいて、マイクロ命令のシ
    ーケンスを有する前記記憶装置はROMとなつて
    いることを特徴とする前記高速CPU／シーケン
    サ。 １１ 特許請求の範囲第１０項に記載の高速
    CPU／シーケンサにおいて、 前記ROMは、８ビツトワード以上の長さを有
    するマイクロ命令を発生するように共に構成され
    た、複数のフエアチヤイルド社のプログラム可能
    93448ROMから成ることを特徴とする前記高速
    CPU／シーケンサ。 １２ 特許請求の範囲第７項に記載の高速
    CPU／シーケンサにおいて、 前記複数の出力チヤンネルの数は16より大きい
    ことを特徴とする前記高速CPU／シーケンサ。 １３ 特許請求の範囲第７項に記載の高速
    CPU／シーケンサにおいて、 前記マイクロシーケンサは、実質的に前記デイ
    ジタルクロツク信号のレートで前記マイクロ命令
    を実行することを特徴とする前記高速CPU／シ
    ーケンサ。 １４ 特許請求の範囲第１３項に記載の高速
    CPU／シーケンサにおいて、 前記複数の出力チヤンネルの２進データは、前
    記マイクロ命令および前記演算ならびに論理動作
    の前記結果を含むことを特徴とする前記高速
    CPU／シーケンサ。 １５ 特許請求の範囲第７項に記載の高速
    CPU／シーケンサにおいて、 前記複数の出力チヤンネルの前記２進データ
    は、前記表示回路内の記憶装置の動作入力および
    読み取り／書込み入力を制御するよう適応されて
    いることを特徴とする前記高速CPU／シーケン
    サ。 １６ 特許請求の範囲第７項に記載の高速
    CPU／シーケンサにおいて、 前記複数の出力チヤンネルの前記２進データ
    は、ゲーム装置の表示回路内の多重変換装置の動
    作入力および入力選択入力を制御するよう適応さ
    れていることを特徴とする前記高速CPU／シー
    ケンサ。 １７ 特許請求の範囲第７項に記載の高速
    CPU／シーケンサにおいて、 前記マイクロシーケンサ装置はさらに、前記複
    数の出力チヤンネルの前記データがその動作入力
    とクロツク入力とを制御するようなラツチを少な
    くとも一つは備えていることを特徴とする前記高
    速CPU／シーケンサ。 １８ ビデオ表示データを発生する前記ビデオゲ
    ーム装置で利用される高速CPU／シーケンサで
    あつて、 マイクロプロセサのサイクル時間より実質的に
    短い時間でビデオ表示データにデイジタル演算な
    らびに論理動作を行ない、さらに、前記デイジタ
    ル動作に応答する複数の同時に付勢可能な出力チ
    ヤンネルでデイジタル出力信号シーケンス、すな
    わち該信号シーケンスはビデオ表示回路内の記憶
    装置、スイツチ回路、および論理ゲートを制御す
    るようになつておりかつ該信号シーケンスを発生
    するマイクロシステム装置と、 逐次的に行なわれようとする前記デイジタル動
    作のうちの少なくとも二つのグループを前記マイ
    クロプロセサに指示するマクロシステム装置であ
    つて前記指示は前記ビデオ表示データおよび前記
    デイジタル出力信号とに応答してなされ、前記表
    示回路からの刺戟を受けてその動作を開始すると
    共にラスタ走査ビデオ表示のタイミングとは独立
    して動作するようになつており、ビデオ表示回路
    に動作して、前記刺戟に応答し、かつ、前記
    CPU／シーケンサの動作とは独立的に、ラスタ
    走査表示の少なくとも１ラインを制御しているマ
    クロシステム装置とを備えていることを特徴とす
    る前記高速CPU／シーケンサ。 １９ 特許請求の範囲第１８項に記載の高速
    CPU／シーケンサであつて、さらに、 前記マイクロシステム装置に対する前記ビデオ
    表示データを受信しかつ記憶する通信および記憶
    装置を備えていることを特徴とする前記高速
    CPU／シーケンサ。 ２０ 特許請求の範囲第１９項に記載の高速
    CPU／シーケンサにおいて、 前記通信および記憶装置は、前記マイクロプロ
    セサ、前記表示回路、および前記マイクロシステ
    ム装置にアクセス可能な共有記憶装置を備えてい
    ることを特徴とする前記高速CPU／シーケンサ。 ２１ 特許請求の範囲第２０項に記載の高速
    CPU／シーケンサにおいて、 前記共有記憶装置は複数のRAMから成つてお
    り、前記マイクロプロセサはいずれかのある時間
    にすべて前記RAMより少ない数のRAMに書き
    込み、かつ前記マイクロシステム装置はほゞ同時
    にすべての前記RAMを読みとり、よつて、前記
    マイクロプロセサに利用可能なチヤンネルより多
    くのチヤンネルで前記マイクロシステムへのデー
    タの実質的並列伝達をさせていることを特徴とす
    る前記高速CPU／シーケンサ。 ２２ 特許請求の範囲第２１項に記載の高速
    CPU／シーケンサにおいて、 前記共有記憶装置は、前記マイクロプロセサに
    よつて、組でアドレスされた四つの93442RAM
    から成ることを特徴とする前記高速CPU／シー
    ケンサ。 ２３ 表示モニタと処理装置とを有し、該処理装
    置へのプレーヤー制御入力に応答して、前記モニ
    タ画面上で対象の表示位置を決定するビデオゲー
    ム装置であつて、前記処理装置はハンドシエーク
    期間にデータ信号を出力して、前記対象およびそ
    れに関連する表示位置を定める前記ビデオゲーム
    装置において、高速CPU／シーケンサビデオ表
    示装置を有し該ビデオ表示装置は、 前記表示のいかなる掃引、カラー、輝度、およ
    び帰線消去についてのいずれものタイミングおよ
    び制御のためのビデオ制御装置とおよび 関連する記憶装置と２進データチヤンネルを有
    して、データ信号に応答してビデオ表示信号を発
    生するCPU／シーケンサ装置であつて論理装置
    と、マクロ命令によつてユーザーによりプログラ
    ム可能なマクロ部分と、さらに、マイクロ命令に
    よつてユーザーによりプログラム可能なマイクロ
    部分とを備えている前記CPU／シーケンサ装置
    とを備え、前記マイクロ命令は１マイクロ秒あた
    り7.5命令より大きいレートで実行され、かつ前
    記マイクロ命令の各々は、８つの前記２進データ
    チヤンネルより多い状態を制御しており、 よつて前記ビデオ装置は前記ビデオ表示信号を
    受信し、かつ、それに応答しており、前記マクロ
    命令の各々は一連のマイクロ命令によつて実行さ
    れ、前記マクロ命令は前記データ信号に従うシー
    ケンスで実行され、さらに、前記２進データチヤ
    ンネルの２進データは前記論理装置を動作させ
    て、前記ビデオ制御装置に前記ビデオ表示信号を
    発生していることを特徴とする前記高速CPU／
    シーケンサ。 ２４ 特許請求の範囲第２３項に記載の高速
    CPU／シーケンサビデオ表示装置において、前
    記マイクロ命令の各々は、20チヤンネル以上の状
    態を制御することを特徴とする前記高速CPU／
    シーケンサ。
JP58108509A 1982-06-16 1983-06-16 ビデオゲ−ム装置用高速ｃｐｕ／シ−ケンサ Granted JPS5964082A (ja)

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