JPS5963772A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5963772A JPS5963772A JP57175037A JP17503782A JPS5963772A JP S5963772 A JPS5963772 A JP S5963772A JP 57175037 A JP57175037 A JP 57175037A JP 17503782 A JP17503782 A JP 17503782A JP S5963772 A JPS5963772 A JP S5963772A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- zener diode
- diffusion region
- circuit element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
- H10D8/25—Zener diodes
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は窒化膜を層間絶縁膜または保護膜に使用した半
導体装置に関し、特て動作安定性、経時変動の低減によ
る特性向上をはかった半導体装置に関するものである。
導体装置に関し、特て動作安定性、経時変動の低減によ
る特性向上をはかった半導体装置に関するものである。
従来例の構成とその問題壱、
近年、半導体装置は、高集積回路化にともなって多層化
、高密度化が進むと同時に、その高信頼性を目的として
層間絶縁膜まだは保護膜に窒化シリコン（Ｓｉ：＋Ｎ４
）膜が盛んに使用されるようになってきた。その場合、
従来校・ら層間絶縁膜まだは保護膜として使用してきた
酸化シリコン（Ｓｉｎ２）膜では問題とならなかった素
子の電気的特性が問題となってきている。
、高密度化が進むと同時に、その高信頼性を目的として
層間絶縁膜まだは保護膜に窒化シリコン（Ｓｉ：＋Ｎ４
）膜が盛んに使用されるようになってきた。その場合、
従来校・ら層間絶縁膜まだは保護膜として使用してきた
酸化シリコン（Ｓｉｎ２）膜では問題とならなかった素
子の電気的特性が問題となってきている。
従来の半導体集積回路ＩＣ内につくり込まれたツェナー
ダイオードの断面構造を第１図に示す。
ダイオードの断面構造を第１図に示す。
同図において、１ばＰ型シリコン基板、２はＮ型エピタ
キシャル層、３ばＰ型拡散領域で４はＰ型拡散領域内に
形成されたＮ型拡散領域である。このＰ型拡散領域３と
Ｎ型拡散領域４でツェナーダイオードを構成する。６は
電極（アルミニウム配線層）で、６は層間絶縁膜または
保護膜の窒化シリコン膜、７は表面保護用の酸化シリコ
ン膜である。二層配線の場合は、この層間絶縁膜６に第
１アルミニウム配線層と第２アルミニウム配線層とのコ
ンタクトを取るだめのスルーホールを開孔し第２アルミ
ニウム配線層を形成し、その後、さらに、これらを被覆
して保護膜を形成する。
キシャル層、３ばＰ型拡散領域で４はＰ型拡散領域内に
形成されたＮ型拡散領域である。このＰ型拡散領域３と
Ｎ型拡散領域４でツェナーダイオードを構成する。６は
電極（アルミニウム配線層）で、６は層間絶縁膜または
保護膜の窒化シリコン膜、７は表面保護用の酸化シリコ
ン膜である。二層配線の場合は、この層間絶縁膜６に第
１アルミニウム配線層と第２アルミニウム配線層とのコ
ンタクトを取るだめのスルーホールを開孔し第２アルミ
ニウム配線層を形成し、その後、さらに、これらを被覆
して保護膜を形成する。
しかし、上述の従来構成のツェナーダイオードではツェ
ナーダイオードのブレークダウン電圧が動作１１．１Ｊ
′間と共に変動する傾向がある。ツェナーダイオードの
電圧の経時変動は、半導体集積回路においてツェナーダ
イオードをしばしばその回路の基準電圧として使用する
だめ半導体集積回路の電気的特性の変動をひき起こすこ
とにもつながり、その対策が急がれていた。
ナーダイオードのブレークダウン電圧が動作１１．１Ｊ
′間と共に変動する傾向がある。ツェナーダイオードの
電圧の経時変動は、半導体集積回路においてツェナーダ
イオードをしばしばその回路の基準電圧として使用する
だめ半導体集積回路の電気的特性の変動をひき起こすこ
とにもつながり、その対策が急がれていた。
発明の目的
本発明はブレークターラン電圧の経時変動を押えた半導
体装置を提供せんとするものである。
体装置を提供せんとするものである。
発明の構成
本発明は、所定回路素子領域を含む半導体基板面上の第
１の絶縁膜および前記回路素子に接触する第１の導電膜
を被覆保護する第２の絶縁膜が、前記第１の絶縁膜とは
材料を異にし、前記回路素子の活性領域の一部領域上で
除去された構造をなしだ半導体装置であわ、これにより
、前記第１および第２の絶縁膜の重なシが半導体回路素
子におよぼす悪影響を取シ除くことができる。
１の絶縁膜および前記回路素子に接触する第１の導電膜
を被覆保護する第２の絶縁膜が、前記第１の絶縁膜とは
材料を異にし、前記回路素子の活性領域の一部領域上で
除去された構造をなしだ半導体装置であわ、これにより
、前記第１および第２の絶縁膜の重なシが半導体回路素
子におよぼす悪影響を取シ除くことができる。
実施例の説明
以下、本発明を実施例により詳しく説明する。
第２図はこの発明の一実施例である半導体集積回路装置
につくり込まれたツェナーダイオードの要部断面を示す
図である。同図において、１はＰ型シリコン基板、２は
Ｎ型エピタキシャル層、３／ｉＰ型拡散領域であり、４
はＰ型拡散領域内に形成されたＮ型拡散領域である。５
は電極（アルミニウム配線層）で、６は層間絶縁膜また
は保護膜の窒化シリ二ン膜である。二層配線の場合には
、第２図には示されていないが、この層間絶縁膜６に第
１アルミニウム配線層と第２アルミニウム配線層とのコ
ンタクトを取るだめのスルーホールを開孔し第２アルミ
ニウム配線層を形成する。図に示すように、ツェナーダ
イオード等の電気回路素子の活性領域上の酸以シリコン
膜７の上に層間絶縁膜または保護膜となる窒化シリコン
膜６が全く重ならない構成である。
につくり込まれたツェナーダイオードの要部断面を示す
図である。同図において、１はＰ型シリコン基板、２は
Ｎ型エピタキシャル層、３／ｉＰ型拡散領域であり、４
はＰ型拡散領域内に形成されたＮ型拡散領域である。５
は電極（アルミニウム配線層）で、６は層間絶縁膜また
は保護膜の窒化シリ二ン膜である。二層配線の場合には
、第２図には示されていないが、この層間絶縁膜６に第
１アルミニウム配線層と第２アルミニウム配線層とのコ
ンタクトを取るだめのスルーホールを開孔し第２アルミ
ニウム配線層を形成する。図に示すように、ツェナーダ
イオード等の電気回路素子の活性領域上の酸以シリコン
膜７の上に層間絶縁膜または保護膜となる窒化シリコン
膜６が全く重ならない構成である。
この半導体装置は、通常、熱拡散法によシホウ素を〜１
０ ”／ａｊ拡散しく’ｐ型拡散領域３を形叙し、その
Ｐ型拡散領域３内に同じく熱拡散法によりリンを〜１０
” ／ｃｄ拡散してＮ型拡散領域４を形成しツェナー
グイオードを構成する。この時のツェナーグイオーｌ・
のブレークダウン電圧（は、たとえば〜５．９Ｌｌ呈度
のものが得られる。
０ ”／ａｊ拡散しく’ｐ型拡散領域３を形叙し、その
Ｐ型拡散領域３内に同じく熱拡散法によりリンを〜１０
” ／ｃｄ拡散してＮ型拡散領域４を形成しツェナー
グイオードを構成する。この時のツェナーグイオーｌ・
のブレークダウン電圧（は、たとえば〜５．９Ｌｌ呈度
のものが得られる。
第１図に示す従来例の構成によ乞ツーナーダイ、オート
であれば、ツェナーダイオードの動作時間の経過と共に
３０ＱＯｍ？〜４００Ｉｎｖ程度フレークダウン電圧が
高くなる。
であれば、ツェナーダイオードの動作時間の経過と共に
３０ＱＯｍ？〜４００Ｉｎｖ程度フレークダウン電圧が
高くなる。
すなわち、酸化シリコン膜と窒化シリコン膜との界面に
トラップ準位が発生することはよく知られ、第１図示の
構造は、５ｉｎ２−３ｉ３Ｎ４ の二重構造、いわゆる
ＭＮＯ８構造の部、盆が回路素子の構成の中に存在する
。この場合、ブレークダウンして発生するホットエレク
トロンが酸化シリコン膜、７と窒化シリコン膜６界面に
□トラップされ、蓄積された電荷がＰ−Ｎ接合面に影響
を与え、ツェナーダイオードのブレークダウン電圧を変
動させる。
トラップ準位が発生することはよく知られ、第１図示の
構造は、５ｉｎ２−３ｉ３Ｎ４ の二重構造、いわゆる
ＭＮＯ８構造の部、盆が回路素子の構成の中に存在する
。この場合、ブレークダウンして発生するホットエレク
トロンが酸化シリコン膜、７と窒化シリコン膜６界面に
□トラップされ、蓄積された電荷がＰ−Ｎ接合面に影響
を与え、ツェナーダイオードのブレークダウン電圧を変
動させる。
一方、本実施例ではツェナーダイオードの活性領域上の
酸化シリコン膜アの上の層間絶縁膜まだは保護膜となる
窒化シリコン膜を完全に除去した。
酸化シリコン膜アの上の層間絶縁膜まだは保護膜となる
窒化シリコン膜を完全に除去した。
その結果、ツェナーダイオードの経時変動を
″１０ｍｖ〜２０ｍＶ程度、つまり従来例の場合の’Ａ
ｏ程度に押えることが可能になった。
″１０ｍｖ〜２０ｍＶ程度、つまり従来例の場合の’Ａ
ｏ程度に押えることが可能になった。
発明の効果
以上のように、この発明は半導体装置の経時変動を大幅
に低減し、安定な動作特性を実現することを可能にした
すぐれた実用的効果を有するものである。
に低減し、安定な動作特性を実現することを可能にした
すぐれた実用的効果を有するものである。
第１図は従来例の構成を示す断面図、第２図は本発明の
構成を示す断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
エピタキシャル層、３・・・・・・Ｐ型拡散領域、４・
・・・・・Ｎ型拡散領域、５・・・・・・アルミニウム
電極（アルミニウム配線層）、６・・・・・・窒化シリ
コン膜、７・・・・・・酸化シリコン膜。
構成を示す断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
エピタキシャル層、３・・・・・・Ｐ型拡散領域、４・
・・・・・Ｎ型拡散領域、５・・・・・・アルミニウム
電極（アルミニウム配線層）、６・・・・・・窒化シリ
コン膜、７・・・・・・酸化シリコン膜。
Claims (1)
- 【特許請求の範囲】 （１ｉ 所定！！、！回路素子領域を含む半導体基板
上（で形成された第１の絶縁膜と、前記所定回路素子に
接触する導′「Ｌ膜を被覆保護すると同時に、前記第１
の絶縁膜と材料を異にする第２の絶縁膜とを備え、前記
所定回路素子の活性領域上に形成された前記第１の絶縁
膜上の所定領域上に訃いて、前記坑２の絶縁膜が除去さ
れていることを特徴とする半導体装置。 （２） 第１の絶縁膜が酸化ゝシリコンから成り、第
２の絶縁膜が窒化シリコンであることを特徴とする特許
請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175037A JPS5963772A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175037A JPS5963772A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963772A true JPS5963772A (ja) | 1984-04-11 |
Family
ID=15989108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175037A Pending JPS5963772A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963772A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826966A (ja) * | 1971-08-09 | 1973-04-09 |
-
1982
- 1982-10-04 JP JP57175037A patent/JPS5963772A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826966A (ja) * | 1971-08-09 | 1973-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2971280B2 (ja) | キャパシタとその製造方法 | |
| US6933551B1 (en) | Large value, compact, high yielding integrated circuit capacitors | |
| US4057844A (en) | MOS input protection structure | |
| JPH11261010A5 (ja) | ||
| JPH01140757A (ja) | 半導体入力保護装置 | |
| JPS5852347B2 (ja) | 高耐圧半導体装置 | |
| JPS5963772A (ja) | 半導体装置 | |
| JPS6359257B2 (ja) | ||
| JP3035215B2 (ja) | 半導体装置 | |
| JPS61502087A (ja) | モノリシツクに集積されたプレ−ナ半導体装置およびその製造方法 | |
| JPH07147384A (ja) | 半導体装置 | |
| JPH0324056B2 (ja) | ||
| EP0397780A1 (en) | Ic with means for reducing esd damage | |
| JPS599955A (ja) | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 | |
| JPH0454978B2 (ja) | ||
| JPH0658945B2 (ja) | 半導体装置 | |
| JPS6355871B2 (ja) | ||
| JPS62154661A (ja) | 半導体装置 | |
| JPH01187965A (ja) | サージ電圧保護回路 | |
| JPS60152074A (ja) | 半導体装置 | |
| JPH08316414A (ja) | 半導体装置 | |
| JPH0462838A (ja) | 半導体装置 | |
| JPS6092631A (ja) | 誘電体分離形半導体集積回路 | |
| JPS5931051A (ja) | 高耐圧半導体装置 | |
| JPH0758737B2 (ja) | 半導体装置 |