JPS5962953A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はマイクロプログラム、制御装置に係り、特にマ
イクロコンピュータの周辺ＬＳＩのように多くの入力調
整信号を扱うに好適なマイクロブログラム制御装置に関
する。

〔従来技術〕

近年、半導体技術、特にＭＯＳ技術の著しい進歩に伴い
、高性能かつ高機能のマイクロコンピュ−タが出現して
きた。これに付随して、それらのマイクロコンピュータ
・システムを一層強力にする周辺ＬＳＩも必要となって
きた。ところが、このような周辺ＬＳＩもマイクロコン
ピュータと同様に高性能かつ高機能がゆえに高集積化の
一途を歩んでいる。このような背景では、高集積化に伴
う論理の複雑さが生じるため、規則的な構造の論理回路
によってＬＳＩを実現する手法が主流を占めつつある。

その一つがマイクロコンピュータでも定着したマイクロ
プログラム制御方式である。

しかし、従来から使われているマイクロプログラム制御
装置を周辺ＬＳＩに用いる場合、いくつかの問題が生じ
る。これらを第１図、第２図を用いて説明し、本発明の
動機を示す。

第１図は従来のマイクロプログラム制御装置の構成を示
したものである。この装置は、入力制御信号群１ａを一
時記憶する入力ラッチ１０、この出力信号１ｂを解読す
るＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａ
ｒｒａｙ）のアンド・アレイ１１、解読結果の信号群１
ｃを入力に１つのマイクロプログラムの先頭のマイクロ
コード（エントリ・マイクロコード）を指定するための
アドレス信号１ｄを作り出すＰＬＡのオア・アレイ１２
、アドレス信号１ｄとマイクロコードで指定されるアド
レス信号１ｉのいずれか一方を選択するマルチプレクサ
１３、選択されたアドレス信号１ｃを一時記憶するアド
レス・ラッチ１４、該ラッチ１４の出力信号１ｆを入力
としこれを解読するアドレス・デコーダ１５．該デコー
ダ１５の解読結果の信号群１ｇを入力にマイクロコード
群を格納するマイクロコード記憶部１６、該記憶部から
読み出されるマイクロコード出力信号１ｈの一部を一時
記憶するマイクロコード・ラッチ１７で構成されるこの
構成で最も重大な障害となるのは制御の速応性である。

第２図に示した本マイクロプログラム制御装置のタイム
チャートを参照しながら説明する。

入力制御信号１ａは２相クロックφ１、φ２、によって
マスター・スレイプで動作する入力ラッチ１０で取り込
まれる。この内容は信号１ｈを介してアンド・アレイ１
１で解読され、信号１ｃの１つをアクティブにする。こ
の信号はオア・アレイ１２に格納されている１つのマイ
クロコードに対応するアドレス信号１ｄを出力させる。

マイクロコード１ｈの一部の選択信号１ｉによってマル
チプレクサ１３はアドレス悄号１ｄを選択し、これをア
ドレス・ラッチ１４に一時記憶する。この働作も入カラ
ッチ１０と同様、マスター・スレイブで行われるが、１
周期遅れる。

アドレス・ラッチ１４の出力信号１ｆは、アドレス・デ
コーダ１５により解読され、マイクロコード記憶部１６
の中から１つのマイクロコードを出力信号１ｈに読み出
す。この信号１ｈは一部は次のマイクロコードのアドレ
スを指定するため、１ｊとしてマルチプレクサ１３、ア
ドレス・ラッチ１４に戻され、一方、残りはマイクロコ
ード・ラッチ１７に、一時記憶されて制御信号１Ｋを得
る。

以上のように、第２図に示した如く、入力制御信号１ａ
が本マイクロプログラム制御装置に入力されてから制御
信号１ｋが得られるまでのレスポンス時間ｔｒｅｓは２
周期より大である。このような「ずれ」は高レスポンス
の要求される周辺ＬＳＩにとっては重大な問題となる。

また、マイクロプログラム制御装置全体の構成も多くの
要素を必要とし、配線も含めて考えると大きくなるため
によりコンパクトな装置が望まれる。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をなくし、速
応性に優れたマイクロプログラム制御装置を提供する事
である。

〔発明の概要〕

本発明は、入力側制御信号命令コードを解読するアンド
・−アレイの出力信号で対応するマイクロプログラムの
先頭アドレスのマイクロコードを直接アクセスし、更に
、出カラッチのアドレス・フィールドデータにより直接
アドレスを出力するアドレス・デコーダとを持つ構成と
した車を特徴とするものである。

〔発明の実施例〕

以下、本発明を実施例により詳細に説明する。

第３図は本発明になる装置の実施例を示す全体の構成図
で、第４図はそのタイムチャートを示す図である。この
装置は、命令コードである入力制御信号１ａを一時記憶
する入カラッチ１０、該ラッチ１０出力信号１ｂを入力
としこれを解読するＰＬＡのアンド・アレイ１１、該ア
レイ１１の解読結果の出カ信号１ｃにより読み出しが決
定されるエントリー・マイクロコード記憶部３０から成
る部分と、マイクロコード・ラッチ３７のアドレス・フ
ィールドから得られる信号２ｉ及び２ｊを入力とするア
ドレスデコーダ３５、該デコード結果の出力信号２ｇに
より読み出しが決定されるマイクロコード記憶部３６か
ら成る部分とから構成され、これらが２つのマイクロコ
ード記憶部３０、３６を１つの記憶部（マイクロプログ
ラム・メモリ）として扱えるように配置される。

この図で、アンド・プレイ１１は、入力制御信号１ａを
入力し、この信号から該当するマイクロプログラムの先
頭アドレスをマイクロブログラムメモリが出力できる形
で出力する。すなわち、先頭アドレスをデコードした信
号１ｃを出力する。

この信号１ｃの入力により、マイクロプログラム・メモ
リを構成している２つの記憶部のうち、エントリー・マ
イクロコード記憶部３０内に記憶されているマイクロプ
ログラムの先頭のデータ（マイクロコード）がマイクロ
コード・ラッチ３７に読み出される。このラッチにより
、制御信号１ｋが出力される。同時に、このマイクロコ
ードのアドレス・フィールドのデータ２ｉ（アドレスコ
ード）がアドレスデコーダ３５に出力される。このアド
レスコード２ｉは、そのマイクロプログラムの２番目に
読み出されるべきマイクロコードのアドレスとなってい
る。したがって、アトレスデコーダ３５は、これを解読
して、マイクロコード記憶部３６から２番目のマイクロ
コードを読み出す信号２ｇを出力する。このとき、アド
レス・フィールドのデータのうちの１ビットの信号２ｊ
は、アドレスデコーダ３５側の出力信号２−ｇを出力さ
せ、アンドアレイ１ｌの出力信号１ｃの出力を禁止させ
る。２ｇの出力によって、マイクロコード・ラッチ３７
に読み出されたマイクロコードは、最初と同様１ｋ、２
ｉ、および２ｊを出力する。

このとき、アドレスコード、２ｉはマイクロプログラム
の３番目に読み出されるべきマイクロコードとなってお
り、これによって次々とアドレスデコーダ３５はマイク
ロコードを出力する。この読み出しは、そのマイクロプ
ログラムについての全部のマイクロコードが出力ラッチ
３７に読み出されるまで続けられる。そのマイクロプロ
グラムについての全部のマイクロコードがマイクロコー
ド・ラッチに読み出されると、次の命令（入力側副信号
）が入カラッヂ１０にラッチされる。このラッチにより
、前記と同様にアンドアレイ１１はぞの命令に該当する
マイクロプログラムの先頭のマイクロコードを読み出す
信号１ｃを出力する。これによって、記憶部３０が先頭
のマイクロコードをマイクロコード・ラッチ３７に出力
する。したがって、前記と同様に、２番目以降のマイク
ロコードは、信号２ｉをアドレスデコーダ３５がデコー
ドし、記憶部３６よりマイクロコード・ラッチ３７に読
み出しされる。

上記した構成のマイクロプログラム制御装置の動作を第
４図のタイムチャートを参照しながら更に詳細に説明す
る。

１）先頭アドレスのマイクロコードの読み出し今、１つ
の処理が終了した時点で、マイクロコード・ラッチ３７
に一時記憶されているマイクロ語のアドレス・フィール
ドから得られる信号２ｊが次のマイクロコードとして新
しい入力制御信号１ａに対応するマイクロプログラム起
動を指示しているとする。具体的には、信号２ｊが論理
レベル“Ｌ”となっている場合がそれに相当する。この
場合、入カラッチ１０の出力信号１ｂと信号２ｊにより
アンド・アレイ１１は入力制御信号１ａのパターンに応
じて信号１ｃの中の１つをアクディプ（論理レベル“Ｈ
”）としてエントリー・マイクロコード記憶部３０の中
から対応する先頭アドレスのマイクロコードであるエン
トリー・マイクロコード１語を読み出し、この内容をマ
イクロコード・ラッチ３７に一時記憶する。ラッチ３７
にラッチされたコードの一部はアドレス・フィールドと
になっており、その信号２ｉ、２ｊがアドレス・デゴー
タ３５に戻される。残りの部分は制御対象の制御信号１
ｋとして使用される。

２）第２番目以降のマイクロコードの読み出し前記した
エントリー・マイクロコードにより得られる信号２ｊは
論理レベル“Ｈ”となっており、信号２ｉは次に読み出
すべきマイクロコードの記憶部３６におけるアドレスを
指示している。従って、マイクロコードから得られる信
号２ｊが論理レベル“Ｈ”である限り、記憶部３６に格
納されたマイクロコードが読み出される事になる。

上述の実施例では、第４図のクイムチャートから判るよ
うに、入力制御信号１ａが本発明のマイクロプログラム
制御装置に入力してから制御信号１ｋが得られるまでの
レスポンス時間ｔｒｅｓは２周期より小となる。これは
従来のマイクロプログラム制御装置におけるレスポンス
時間を１周期改善する。更に、ＰＬＡのオア・アレイ１
２、マルチプレクサ１３及び各種信号が省略されるので
物理的な「装置の大きさ」も１０〜２０％縮小される。

さて次に、第３図のマイクロプログラム制御装置を構成
するアンド・アレイ１１、アドレス・デコーダ３５、マ
イクロコード記憶部３０、３６の具体的な一実施回路を
説明する。

１）まず、アンド・アレイ１１及びアドレス・デコーダ
３５を説明する。

第５図は、上記２構成要素１１と３５の詳細論理回路図
である。いずれも入力１ｂあるいは２ｉを反転、非反転
の両輪理レベルに拡張した横形アレイ５２、５３と、信
号２ｊの論用ルベルにより出力信号１ｃ及び２ｇをアク
ティブにするか否かの論理を含むワード・ドライバ５０
、５１から成る。

２）続いてマイクロコード記憶部３０．３６を説明する
。

記憶部３０、３６は、第６図に示される。上記したアン
ド・アレイ１１及びアドレス・デコーダ３５と同様に、
このマイクロコード記憶部３０、３６も横形アレイであ
る。但し、記憶部３０にはプル・アップ（Ｐｕｌｌ−ｕ
ｐ）のためのＰＭＯＳが付加され、記憶部３６には、バ
ッファ・ゲート（センス・アンプが付く場合もある）が
付加されて、全体として１つの記憶部を構成する。

次に、本発明の他の実施例を説明する。第７図は本発明
の他の実施例を示す。この例では、エントリー・マイク
ロコードをマイクロ語から指定できるようにするため、
マイクロコード記憶部の一部（記憶部３０）をアンド・
アレイ７１とアドレス・デコーダ７５の２つから指定可
能な構成としている。その目的は、マイクロコード記憶
部の圧縮である。すなわち、あるマイクロプログラムの
一部が他のマイクロプログラムを含む場合に、後者のマ
イクロプログラムの先頭を指示すれば、そのマイクロプ
ログラムを共用でき、マイクロコード記憶部をより圧縮
できる。

第７図の装置と第３図の装置との構成上の違いは、アド
レス・デコーダ７５がエントリー・マイクロコード記憶
部３０をも指定できるように拡張されている点と、アン
ド・アレイ７１からマイクロコードを読み出す場合にマ
イクロコード記憶部３６の読み出しが行われないように
これを強制的に禁止するディスチャージ回路７７が伺加
されている点である。以下、入力制御信号１ａとマイク
ロコード・ラッチ３７のアドレス・フィールドから得ら
れる信号２ｉによって１つのマイクロコードが読み出さ
れる動作を第８図、第９図、第１０図を参照しつつ説明
する。

１）入力制御信号１ａからのマイクロコード指定第７図
におけるアンド・アレイ７１と第３図におけるアンド・
アレイ１１との違いは、その内部のワード・ドライバの
違いだけである。この事は第７図におけるアドレス・デ
コーダ７５と第３図のアドレス・デコーダ３５との間に
もある。今、第７図において、入力制御信号１ａの内容
を一時記憶した入カラッチ１０の出力信号１ｂがアンド
・アレイ７１で解説されるとする。この時、マイクロコ
ード・ラッチ３７からの信号２ｊが論理レベル“Ｌ”で
ある。さて、アンドアレイ７１のドライバ８０は第８図
に示される。このワード・ドライバ８０では電源（Ｖｃ
ｃ）のグランドに接続されたＰＭＯＳ、ＮＭＯＳがオン
するため第５図のワード・ドライバ５０と同様に機能し
、信号１ｃの中の１つをアクティブとし、エントリー・
マイクロコードを記憶部３０からマイクロコード・ラッ
チ３７に読み出す。この時、アドレス・デコーダ７５は
第９図に示すようにそのワード・ドライバ９０では、電
源（Ｖｃｃ）とグランドに接続されたＰＭＯＳ、ＮＭＯ
Ｓが共にオフするため出力信号７ｇは全てハイ・インピ
ーダンス状態となる。そこで記憶部３０に関してはワー
ド・ドライバ８０によって確実に１つのマイクロコード
が指定される。

ところが記憶部３６に対して、アドレス・デコーダ７５
のワード・ドライバ９０出力ｄハイ・インピーダンス状
態で不安定となってしまう。このため、第１０図に示し
たディスチャージ回路７７を付加してレベルの安定を図
る。

２）マイクロ語からのマイクロコード指定この場合、前
記した場合の反対にワード・ドライバ８０及びディスヂ
ャージ回路７７の出力がハイ・インピーダンス状態とな
り、ワード・ドライバ９０によるマイクロコード指定が
行われる。

この例においてもマイクロ語からエントリー・マイクロ
コードの指定が可能となるため、一部マイクロプログラ
ムの共用が図れ、マイクロコード記憶部を第３図に比軸
して圧縮することができる。

最後に、第７図の構成の変形例である本発明の他の実施
例を第１１図により説明する。この構成はマイクロコー
ド記憶部１１０が２語並列に配置されたものである。１
回のアクセスで２語が同時に読み出され、マルチプレク
サ１１１によっていずれか一方が選択されてマイクロコ
ードラッチ３７に置数される。ここでマルチプレクサ１
１１を制御するマイクロコード選択判定回路１１２は、
マイクロ語のアドレス・フィールドに書かれたアドレス
の奇偶など各種条件が有り得る。判定結果の信号１１ｓ
によりマルチプレクサ１１１はマイクロコード記憶部１
１０から読み出された信号１１ｈあるいは１１ｈ′のい
ずれか一方を選択する。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、入力制御
信号に対して１周期の遅延でマイクロブログラム制御が
開始でき、高速なマイクロプログラム制御装置が構成で
きる効果を有する。

【図面の簡単な説明】

第１図は従来のマイクロプログラム制御装置の構成を示
す図、第２図はそのタイムチャート図、第３図は本発明
になるマイクロプログラム制御装置の一構成例を示す図
、第４図はそのタイムチャート図、第５図はアンド・プ
レイ及びアドレス・デコーダの回路構成を示す図、第６
図はマイクロコード記憶部の回路構成を示す図、第７図
は本発明になるマイクロプログラム制御装置の他の構成
例を示す図、第８図はアンド・アレイのワード・ドライ
バの回路構成を示す図、第９図はアドレス・デコーダの
回路構成を示す図、第１０図はディスチャージ回路の構
成を示す図、第１１図は本発明になるマイクロプログラ
ム制御装置の更に他の構成例を示す図である。 １１、７１…アンド・アレイ、３５、７５…アドレス・
デコーダ、３０、３６，１１０…マイクロコード記憶部
、８０、９０…ワード・ドライバ。 ｌ葎１１）＝２ ″イ：３ν） 凍４図 １Ａｊ乙層 第゛ｒ７図 ′第Ｓ口 第ｑＦ箇 毘１０鹿

Claims (1)

1. 【特許請求の範囲】 １、マイクロプログラムメモリに貯えられにマイクロコ
   ードをマイクロコードラッチに読出すマイクロプログラ
   ム制御装置において、入力制御信号をラッチする入力ラ
   ッチの内容を取込み、該入力制御信号が指令した命令を
   実行するマイクロプログラブの先頭のマイクロコードを
   読出す信号を出力する第１の解読手段と、該マイクロプ
   ログラムの先頭のマイクロコード以外のマイクロコード
   を読出す信号を出力する第２の解読手段と、前記第１の
   解読手段の出力により先頭のマイクロコードを出力し、
   その後は、前記マイクロブログラムのマイクロコードを
   全部読出すまで前記第２の解読手段の出力によりマイク
   ロコードを出力する前記マイクロブログラムメモリと、
   該マイクロブログラムメモリから出力されたマイクロコ
   ードをラッチする前記マイクロコード・ラッチとを設け
   、前記マイクロコード・ラッチにラッチされたコードの
   アドレス・フィールドのデータを前記第２の解読手段に
   与え、該データにより前記第２の解読手段が次に読出す
   べきママイクロコードを読出す信号を出力することを特
   徴とするマイクロプログラム制御装置。 ２、前記第１及び第２の解読手段の少なくとも一部がマ
   イクロプログラムメモリに格納された同一のマイクロコ
   ードを読み出せるように接続された事を特徴とする特許
   請求の範囲第１項記載のマイクロプログラム制御装置。 ３、前記第１及び第２の解読手段の夫々は、入力信号を
   解読する手段と、２つの解読手段のいすれが選択される
   べきかを解読する手段と、マイクロコードの読み出し駆
   動回路とで構成されることを特微とする特許請求の範囲
   第１項記載のマイクロプログラム制御装置。