JPS5960657A - 実行パス解析装置 - Google Patents
実行パス解析装置Info
- Publication number
- JPS5960657A JPS5960657A JP57171700A JP17170082A JPS5960657A JP S5960657 A JPS5960657 A JP S5960657A JP 57171700 A JP57171700 A JP 57171700A JP 17170082 A JP17170082 A JP 17170082A JP S5960657 A JPS5960657 A JP S5960657A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- timing
- instruction
- contents
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ニマイクロψコンピュータ・システムにおけるプ
ログラム・デバッグ装置の制御回路に関する。
ログラム・デバッグ装置の制御回路に関する。
ソフトウェア（プログラム）のデパックとは、艇似的な
入力条件′ｆｒ設定し、仕泳に基つく出力が得られるか
どうかをチェックする行為である。ここで仮に入力条件
に見合わない結果が出力された場合、プログラムにバッ
グ（課り）が存在していることになる。しかし、プログ
ラムのどの部分に誤りが存在しているか分見究めるのは
、設計者の経験による勘にたよっているのが実情である
◎この際、被試験プログラムの実行パス（動作経過）？
［認すること、特にプログラムの分枝光を確認すること
に、バグの存在する個所全発見するために必要不可欠な
行為である。
入力条件′ｆｒ設定し、仕泳に基つく出力が得られるか
どうかをチェックする行為である。ここで仮に入力条件
に見合わない結果が出力された場合、プログラムにバッ
グ（課り）が存在していることになる。しかし、プログ
ラムのどの部分に誤りが存在しているか分見究めるのは
、設計者の経験による勘にたよっているのが実情である
◎この際、被試験プログラムの実行パス（動作経過）？
［認すること、特にプログラムの分枝光を確認すること
に、バグの存在する個所全発見するために必要不可欠な
行為である。
従来、デバッグ作業中に実行バス、特にプログラムの分
枝先ケ確認するために、作条省が手動で一砧令ずつ実行
させたり、プログラムが特定のアドレスに達したときに
自動的に実行全停止させることで対処していた。しかし
、自動制御分野における機械制御プログラム等の実時間
対応が必要なアプリケーションにおいては、基本的に上
記の方法では対処不可能という欠点があった。
枝先ケ確認するために、作条省が手動で一砧令ずつ実行
させたり、プログラムが特定のアドレスに達したときに
自動的に実行全停止させることで対処していた。しかし
、自動制御分野における機械制御プログラム等の実時間
対応が必要なアプリケーションにおいては、基本的に上
記の方法では対処不可能という欠点があった。
促って不発明の目的は、マイクロ・コンピュータ・シス
テムのプログラム・デバッグＶＣ際して、現在実行丁べ
き命令と直前に実行された命令のアドレスを夾時１０１
でチェックでき、分肢や呼び出しが実行された除の実行
バスの解析をＯＴ能にした実行パス解析１ｔｒｒｒ−提
供することＩｃある。
テムのプログラム・デバッグＶＣ際して、現在実行丁べ
き命令と直前に実行された命令のアドレスを夾時１０１
でチェックでき、分肢や呼び出しが実行された除の実行
バスの解析をＯＴ能にした実行パス解析１ｔｒｒｒ−提
供することＩｃある。
本発明によれば、被に鮪システムのコントロール・ハス
に印加されるインストラクション・フェッチ・タイミン
グパルスからＩｍ次第−１纂二および第三のタイミング
パルスを発生する手段と、この第一のタイミングパルス
ＶＣよって被試験システムのアドレスバスの内容會Ｂα
厖する第一のラッチレジスタと、第三のタイミングパル
スによって第一のラッチレジスタの内容を占山息する第
二のラッチレジスタと、これら第一お工び側二のラッチ
レジスタの内容の関係が予め定められｆｃ末件を滴た丁
時に検出信号を発生する手段と、この検出信号送出時１
ｃ第二のタイミング・パルスＫｊつてｉ−のラッチレジ
スタの内容會ｇピ憶蓄槓する手段とを具備し、被試験プ
ログラム実行時の蝕び先番地を実時間で順次記録できる
こと全％敵とする実行パス解析装置が得られる。
に印加されるインストラクション・フェッチ・タイミン
グパルスからＩｍ次第−１纂二および第三のタイミング
パルスを発生する手段と、この第一のタイミングパルス
ＶＣよって被試験システムのアドレスバスの内容會Ｂα
厖する第一のラッチレジスタと、第三のタイミングパル
スによって第一のラッチレジスタの内容を占山息する第
二のラッチレジスタと、これら第一お工び側二のラッチ
レジスタの内容の関係が予め定められｆｃ末件を滴た丁
時に検出信号を発生する手段と、この検出信号送出時１
ｃ第二のタイミング・パルスＫｊつてｉ−のラッチレジ
スタの内容會ｇピ憶蓄槓する手段とを具備し、被試験プ
ログラム実行時の蝕び先番地を実時間で順次記録できる
こと全％敵とする実行パス解析装置が得られる。
次に本発明の一実施例を承丁図面を参照して不実行パス
′Ｍ析装置１０のインストラクションフェッチ検出部１
は、被試験システム１１のコントロール・バスＣかライ
ンストラクション・７エ。
′Ｍ析装置１０のインストラクションフェッチ検出部１
は、被試験システム１１のコントロール・バスＣかライ
ンストラクション・７エ。
チ・タイミングＴを検出し、第２図Ｖｃ下すようなタイ
ミングでパルスＴｏ 、ＴＩ 、Ｔ２’ｉ発生し、ラッ
チ２、ラッチ３お工びバッファ畳込制御部５に出力する
。ラッチ２１”１．、被試験システム１１のアドレス・
バスＡの内容をパルスＴＯのタイミングにより記憶し、
う、ッチ３に、このう、Ｖチ２の内容分パルスＴ２のタ
イミングＶｃエク記憶する。バッファ誉込制（２）回路
５に、ラッチ２の内容とラッチ３の内容と全比較演算す
る比較部４からの検出信号を受けると、パルスＴ１のタ
イミングによりラッチ２のＶ：Ｊ容′に取り込む。バッ
ファ耽出曲Ｊ御部７に、バッフ了薔込制御部５の出力ｖ
ｒ−蓄槓するＦｉｒｓｔ Ｉｎ −Ｆｉｒｓｔ Ｏｕｔ
（１１造のＦＩＦＯバッファ６の内容を順次取り出し
外部出力装置８Ｖｃ出力する。
ミングでパルスＴｏ 、ＴＩ 、Ｔ２’ｉ発生し、ラッ
チ２、ラッチ３お工びバッファ畳込制御部５に出力する
。ラッチ２１”１．、被試験システム１１のアドレス・
バスＡの内容をパルスＴＯのタイミングにより記憶し、
う、ッチ３に、このう、Ｖチ２の内容分パルスＴ２のタ
イミングＶｃエク記憶する。バッファ誉込制（２）回路
５に、ラッチ２の内容とラッチ３の内容と全比較演算す
る比較部４からの検出信号を受けると、パルスＴ１のタ
イミングによりラッチ２のＶ：Ｊ容′に取り込む。バッ
ファ耽出曲Ｊ御部７に、バッフ了薔込制御部５の出力ｖ
ｒ−蓄槓するＦｉｒｓｔ Ｉｎ −Ｆｉｒｓｔ Ｏｕｔ
（１１造のＦＩＦＯバッファ６の内容を順次取り出し
外部出力装置８Ｖｃ出力する。
通常マイクロ・コンピュータ・システムにおいては、メ
モリ中ＶＣ＊かれているグログラムの命令コードをＣＰ
Ｕ内部に取り込むタイミングがある〇これをインストラ
クション滲フェッチ・タイミングといい、このタイミン
グ情報はコントロール・バス上に出力される。本実施例
でに、インストラクション・フェッチ検出部１において
、被試験システム１０のコントロールｅバスＣＩＣ出力
されるインストラクション・フェッチ・タイミングＴか
ら第２図にボ丁工うなタイミングでパルスＴＯ９″ｆ’
ｌ、Ｔ２′？を発生させている。このパルスＴｏの時点
で扱眩躾システムｌＯのアドレス・バスＡの内容分ラッ
チ２に記憶する。またパルスＴ２の時点でラッチ２に記
憶されｆｃ内内容ラッチ３に記憶する。従って被試験プ
ログラムが実行されると、インストラクション・フェッ
チ・タイミングＴが順次繰り返し出力されるので、パル
スＴＩの時点でラッチ２とラッチ３との内容を観察する
と、ラッチ２には、これから実行される命令コードのア
ドレスが記憶され、う、チ３には直前ＶＣ実行された命
令コードのアドレスが記憶されていることになる。
モリ中ＶＣ＊かれているグログラムの命令コードをＣＰ
Ｕ内部に取り込むタイミングがある〇これをインストラ
クション滲フェッチ・タイミングといい、このタイミン
グ情報はコントロール・バス上に出力される。本実施例
でに、インストラクション・フェッチ検出部１において
、被試験システム１０のコントロールｅバスＣＩＣ出力
されるインストラクション・フェッチ・タイミングＴか
ら第２図にボ丁工うなタイミングでパルスＴＯ９″ｆ’
ｌ、Ｔ２′？を発生させている。このパルスＴｏの時点
で扱眩躾システムｌＯのアドレス・バスＡの内容分ラッ
チ２に記憶する。またパルスＴ２の時点でラッチ２に記
憶されｆｃ内内容ラッチ３に記憶する。従って被試験プ
ログラムが実行されると、インストラクション・フェッ
チ・タイミングＴが順次繰り返し出力されるので、パル
スＴＩの時点でラッチ２とラッチ３との内容を観察する
と、ラッチ２には、これから実行される命令コードのア
ドレスが記憶され、う、チ３には直前ＶＣ実行された命
令コードのアドレスが記憶されていることになる。
一万、マイクロ・コンピータ独自の命令体系においては
、−命令コードがメモリ中に占める最大の長さが設定さ
れている（インテル８０８（１例にとると、３バイト命
令が最大）。ここでほこの長さをＮとする。本実施例に
おける比較部４は、矢の二つの条件のうち、どちらか’
ｆｒ−１ｍた丁とき出力全発生する。
、−命令コードがメモリ中に占める最大の長さが設定さ
れている（インテル８０８（１例にとると、３バイト命
令が最大）。ここでほこの長さをＮとする。本実施例に
おける比較部４は、矢の二つの条件のうち、どちらか’
ｆｒ−１ｍた丁とき出力全発生する。
条件（１） ラッチ２の内容〈ラッチ３の円谷栄件（
２）ラッチ２の内容−ラッチ３の内容〉Ｎこの比較部４
を具体的に説明すると、ラッチ２の内容からラッチ３の
円谷全強葬する減算回路と、その結果の解読回路によっ
て実現される。この減算回路をよ、通常ラッチ３０同容
の２−Ｍ法における禰叙をと９、ラッチ２の同容と力［
１其することにょクーＣ実現されている。この場合条件
（１） ’に一滴たー「と、債襄結来の取上位Ｙｃ悄上
すビットが元年しない。
２）ラッチ２の内容−ラッチ３の内容〉Ｎこの比較部４
を具体的に説明すると、ラッチ２の内容からラッチ３の
円谷全強葬する減算回路と、その結果の解読回路によっ
て実現される。この減算回路をよ、通常ラッチ３０同容
の２−Ｍ法における禰叙をと９、ラッチ２の同容と力［
１其することにょクーＣ実現されている。この場合条件
（１） ’に一滴たー「と、債襄結来の取上位Ｙｃ悄上
すビットが元年しない。
“止た、解読回路は、この減算回路の演Ｘ結果が０゜１
．２・・・・・・、ＮＶｃなった場合以外を検出するこ
とによって宋件（ωの状態音検出することかできる。
．２・・・・・・、ＮＶｃなった場合以外を検出するこ
とによって宋件（ωの状態音検出することかできる。
したがって条件（１）°または（２）が収豆する〃）ど
うかは容易Ｖて検出ｅ＝Ｊ能でめり、具体的な回路も笑
境町りヒである。
うかは容易Ｖて検出ｅ＝Ｊ能でめり、具体的な回路も笑
境町りヒである。
バッファ書込ｉ１＋ｌＪ御品５はパルスＴＩの時点テ比
較部４の出力がめる場合しで、ラッチＡ２の内容を取り
込み、ＦＩシ１７５バッファ６に曹き込む。ぜらＶこ、
バッファ読出制御部７でｔゴ、Ｆ工ｐ′５バッファ６に
データが書込゛まれている時しで外部出力装置８（ここ
では、プリンタ、フロッピィ・ディスク、カセットＭ装
置等が考えられる。）にＦ ｌ ｈ゛５５バツフア６容
を、谷外部出力装置８に対応するデータＶｃ９換して出
力する。
較部４の出力がめる場合しで、ラッチＡ２の内容を取り
込み、ＦＩシ１７５バッファ６に曹き込む。ぜらＶこ、
バッファ読出制御部７でｔゴ、Ｆ工ｐ′５バッファ６に
データが書込゛まれている時しで外部出力装置８（ここ
では、プリンタ、フロッピィ・ディスク、カセットＭ装
置等が考えられる。）にＦ ｌ ｈ゛５５バツフア６容
を、谷外部出力装置８に対応するデータＶｃ９換して出
力する。
以上のようトて構成すると、被試験プログラムがｇｉ５
ｔδ、 ｃａｉｌ、ｒｅｔｕｒｎ等の命令を含まない単
純な順欠構造（ｒｅａｄ 、 ｗｒｉｔｅ 、等）ノ場
合は、実行中の命令のアドレスＶｉｌ臓次増加するのみ
である。また前述したように、−命令コードがメモリ中
に占める敲大の長さがＮであるから、実行音令のアドレ
スの増加分は常ＶｃＮ以下である。したがってこの場合
、実行中の命令のアドレスの差は、常に正値でＮｔ越え
ることはない。ｐ［」ち、条件（１）。
ｔδ、 ｃａｉｌ、ｒｅｔｕｒｎ等の命令を含まない単
純な順欠構造（ｒｅａｄ 、 ｗｒｉｔｅ 、等）ノ場
合は、実行中の命令のアドレスＶｉｌ臓次増加するのみ
である。また前述したように、−命令コードがメモリ中
に占める敲大の長さがＮであるから、実行音令のアドレ
スの増加分は常ＶｃＮ以下である。したがってこの場合
、実行中の命令のアドレスの差は、常に正値でＮｔ越え
ることはない。ｐ［」ち、条件（１）。
（２）は成立せず、ＦＩＦＯバッファ６にはデータが曹
き込まれないことになる０ただし例外としてｇ；ｔ″０
０命令び先が、そのｇｏｔｏ謔令目身のアドレスの場合
に、ラッチ２とラッチ３の同容が＋＝−で差が生じない
ため、本発明の機能ではｇｅｔ：命令の存在が確認でき
ないこととなる。したし、このような場合プログラムは
一力ＰＡｉＣ停涌してし筐い、何ら有効な機舵分英行し
得ないので現実的には無視してさしつかえない。
き込まれないことになる０ただし例外としてｇ；ｔ″０
０命令び先が、そのｇｏｔｏ謔令目身のアドレスの場合
に、ラッチ２とラッチ３の同容が＋＝−で差が生じない
ため、本発明の機能ではｇｅｔ：命令の存在が確認でき
ないこととなる。したし、このような場合プログラムは
一力ＰＡｉＣ停涌してし筐い、何ら有効な機舵分英行し
得ないので現実的には無視してさしつかえない。
欠に、被試験プログラムがｇ”； ｔｏ 、 ｃａｌ
ｌ命令を含む場曾ケ考える。いま、これらの防令が実行
されると矢の力電び先のアドレスは、このｇＥｔｏ １
ｃａｌｌ命令の存在するアドレスより後戻りするか、Ｎ
＋１以上先にジャンプする。なぜならは、ｇＯＥＯ＋ｃ
ａｌｌ命令は、次にプログラムが実行する命令のアドレ
ス？オペランドとして持って２．！１７、通電−命令の
長さがＮ′″Ｃ最大であるからであるＯつ１りｇｏｔ：
、ｃａｌｌ命令が実行されると後戻り↑るか１Ｎ＋１以
上先にジャンプしないとｇｏｔ： 、ｃａｌｌ命令が実
行されたことにならない。
ｌ命令を含む場曾ケ考える。いま、これらの防令が実行
されると矢の力電び先のアドレスは、このｇＥｔｏ １
ｃａｌｌ命令の存在するアドレスより後戻りするか、Ｎ
＋１以上先にジャンプする。なぜならは、ｇＯＥＯ＋ｃ
ａｌｌ命令は、次にプログラムが実行する命令のアドレ
ス？オペランドとして持って２．！１７、通電−命令の
長さがＮ′″Ｃ最大であるからであるＯつ１りｇｏｔ：
、ｃａｌｌ命令が実行されると後戻り↑るか１Ｎ＋１以
上先にジャンプしないとｇｏｔ： 、ｃａｌｌ命令が実
行されたことにならない。
以上のように、被試験プログラム中に分岐や呼び出しが
ある場合のみ、条件（１） 、 （２）のどちらかが満
足され、その飛び先のアドレスがＦ’Ｉｆ”５ ／＜
ソファに順次書き込まれる。そこで、このアドレス内容
全外部出力装置８にＩｈ次記１慈することにより、被試
験プログラムの実行バスが傅らル、テノ＜ラグ作業に、
有用な情報が与えられることになる。
ある場合のみ、条件（１） 、 （２）のどちらかが満
足され、その飛び先のアドレスがＦ’Ｉｆ”５ ／＜
ソファに順次書き込まれる。そこで、このアドレス内容
全外部出力装置８にＩｈ次記１慈することにより、被試
験プログラムの実行バスが傅らル、テノ＜ラグ作業に、
有用な情報が与えられることになる。
本発明は以上説明したように、プログラムテノく、グ開
ＶＣ現仕実行丁べき命令と、直前に実行された品賃のア
ドレスを実時間で比較し、分岐や呼び出しが実行され九
時のアドレス変化ケ梅゛出し、この検出により分岐また
は呼び出し先のアドレスを順欠配憶することで被試験プ
ログラムの実行ノくスを得るように構成したことＶＣよ
って、実時間処理の必要なソフトウェアのアバ１．グの
際に、システムケ停止することなしに、実行バスの確認
ができ、作業を効率良〈遂行できる等の効果がある。
ＶＣ現仕実行丁べき命令と、直前に実行された品賃のア
ドレスを実時間で比較し、分岐や呼び出しが実行され九
時のアドレス変化ケ梅゛出し、この検出により分岐また
は呼び出し先のアドレスを順欠配憶することで被試験プ
ログラムの実行ノくスを得るように構成したことＶＣよ
って、実時間処理の必要なソフトウェアのアバ１．グの
際に、システムケ停止することなしに、実行バスの確認
ができ、作業を効率良〈遂行できる等の効果がある。
第１図μ本発明の一実施例會ボ丁ブロック図、第２図に
第１図にボした回路の制御タイムチャートでちる。 １・・・・・・インストラクション・フェッチ検出部、
２．３・・・・・・ラッチレジスタ、４・・・・・・比
較部、５・・・・・・バッファ書込制御部、６・・・・
・・ＦＩＦＯバ、ファ、７・・・・・・バッファ読出制
御部、８・・・・・・外部出力装置、１１・・・・・・
被試験システム。 ■
第１図にボした回路の制御タイムチャートでちる。 １・・・・・・インストラクション・フェッチ検出部、
２．３・・・・・・ラッチレジスタ、４・・・・・・比
較部、５・・・・・・バッファ書込制御部、６・・・・
・・ＦＩＦＯバ、ファ、７・・・・・・バッファ読出制
御部、８・・・・・・外部出力装置、１１・・・・・・
被試験システム。 ■
Claims (1)
- 被試験システムのコントロール・バスに印刀口されるイ
ンストラクション・フエ、ッチ・タイミングパルスから
順久第−１第二お工び第三のタイミングパルス全発生す
る手段と、ｉｌ記第−のタイミングパルスによってｆＪ
ＴＩＨａ被試験システムのアドレスバスの内容全記憶す
る第一のラッチレジスタと、前記第三のタイミングパル
スによって前ｄピ第一のラッチレジスタの内容に＋］：
ｈａする第二のラッチレジスタと、ｆｎＪ８己祇−およ
び第二のラッチレジスタの内容の関係が予め定められた
条件を満たす時に検出信号を発生する手段と、前記検出
信号送出時にり１１８己第二のタイミングパルス全発生
って串几己第−のラッチレジスタの内容を記憶蓄積する
手段とを具備することケ特徴とする実行バス解析装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171700A JPS5960657A (ja) | 1982-09-30 | 1982-09-30 | 実行パス解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171700A JPS5960657A (ja) | 1982-09-30 | 1982-09-30 | 実行パス解析装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5960657A true JPS5960657A (ja) | 1984-04-06 |
Family
ID=15928055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171700A Pending JPS5960657A (ja) | 1982-09-30 | 1982-09-30 | 実行パス解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960657A (ja) |
-
1982
- 1982-09-30 JP JP57171700A patent/JPS5960657A/ja active Pending
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