JPS5957164A - 打鍵速度検出装置 - Google Patents
打鍵速度検出装置Info
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- JPS5957164A JPS5957164A JP57168152A JP16815282A JPS5957164A JP S5957164 A JPS5957164 A JP S5957164A JP 57168152 A JP57168152 A JP 57168152A JP 16815282 A JP16815282 A JP 16815282A JP S5957164 A JPS5957164 A JP S5957164A
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- JP
- Japan
- Prior art keywords
- circuit
- switch
- output
- time
- memory
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- Granted
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
- G01P3/64—Devices characterised by the determination of the time taken to traverse a fixed distance
- G01P3/66—Devices characterised by the determination of the time taken to traverse a fixed distance using electric or magnetic means
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electrophonic Musical Instruments (AREA)
- Linear Or Angular Velocity Measurement And Their Indicating Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は打鍵速度を検出し、その速度を基に発生する楽
音の音電、音色をコントロールしてよプ忠実に演萎者の
意図を表現できるタッチレス示ンス装置を有する鍵盤楽
器等における打鍵速度の検出方式に関するものである。
音の音電、音色をコントロールしてよプ忠実に演萎者の
意図を表現できるタッチレス示ンス装置を有する鍵盤楽
器等における打鍵速度の検出方式に関するものである。
（２）従来技術と問題点
従来）打鍵速度を検出する代表的な方式は、抵抗素子と
容量素子よシ成る時定数回路を利用して。
容量素子よシ成る時定数回路を利用して。
打鍵速度を抽出する方式がよく知られている。
原理的には、スイッチＳＷ１． ＳＷ２の２つのスイッ
チを設け、打鍵に伴ないまずＳＷｌが閉成され、続いて
８Ｗ２が閉成されるように鍵盤下に設けられる。まず、
ＳＷｌの閉成信号を受けて、あらかじめ所定電位に光ｄ
されている容′ｊｊｋ素子の電荷を抵抗を介して放電さ
せてゆく。すなわち、Ｓｔ水素子端子間′−圧は時間と
ともに指数的に減衰してゆく。
チを設け、打鍵に伴ないまずＳＷｌが閉成され、続いて
８Ｗ２が閉成されるように鍵盤下に設けられる。まず、
ＳＷｌの閉成信号を受けて、あらかじめ所定電位に光ｄ
されている容′ｊｊｋ素子の電荷を抵抗を介して放電さ
せてゆく。すなわち、Ｓｔ水素子端子間′−圧は時間と
ともに指数的に減衰してゆく。
従って、続いて開成でれるＳＷ２の閉成信号によって前
記容量水子の′１位を検出することによシ、押謎による
ＳＷｌ、 ８Ｗ２の２つのスイッチの閉成する時間差を
喧圧値として取出すことができる。
記容量水子の′１位を検出することによシ、押謎による
ＳＷｌ、 ８Ｗ２の２つのスイッチの閉成する時間差を
喧圧値として取出すことができる。
しかし、このような従来の方式には以下に示す欠点があ
シ、十分満足する性能を得ることは困難であった。すな
わち、時定数回路に使用するｙ量素子は比較的大容量の
ものが必要でる！０、ＬＳＩ化等の小形化が困姻でめる
。また、複数の鍵を有する成子楽器のために抜故の時定
数回路を使用した届け、各々の抵抗値、容ｔｈ［素子の
各社が不均一なために各々時定数を均一にするだめの調
整が必要となる等の不都合がめった。
シ、十分満足する性能を得ることは困難であった。すな
わち、時定数回路に使用するｙ量素子は比較的大容量の
ものが必要でる！０、ＬＳＩ化等の小形化が困姻でめる
。また、複数の鍵を有する成子楽器のために抜故の時定
数回路を使用した届け、各々の抵抗値、容ｔｈ［素子の
各社が不均一なために各々時定数を均一にするだめの調
整が必要となる等の不都合がめった。
また、２つのスイッチの閉成する時、、Ｊ差をクロック
パルスをカラ／りで計数して打誕速夏を得る方法も開示
されているが、時定数回路を用いた方法のように、打鍵
速度と得られる直か指紋関数として得られず、時定数回
路を匣用したタッチレスポンス装置を有する成子楽器等
に置換する場合には剣らかの変侠装置が心安となった。
パルスをカラ／りで計数して打誕速夏を得る方法も開示
されているが、時定数回路を用いた方法のように、打鍵
速度と得られる直か指紋関数として得られず、時定数回
路を匣用したタッチレスポンス装置を有する成子楽器等
に置換する場合には剣らかの変侠装置が心安となった。
（３）発明の目的
不光ツ」の目的は抵抗、谷麓の時建数回路と等価のデジ
タル演算回路で旨精度、安廻に打鍵速度勿慌出でき、か
つＬＳＩ化等小形化の可能な打鍵速度検出方式を提供す
ることでめる。
タル演算回路で旨精度、安廻に打鍵速度勿慌出でき、か
つＬＳＩ化等小形化の可能な打鍵速度検出方式を提供す
ることでめる。
（４）発明の構成
＋ｊｉｌ記目的全目的するため、本発明の打鍵速度検出
方式は鍵盤を有し打鍵することによって楽音を祐生する
＃酷某器に２いて、打挺に伴ない閉成する第１のスイッ
チと、該第１のスイッチよυ時間的に遅れて閉成する第
２のスイッチと、前記４１のスイッチの閉成時点にツガ
定値Ｎｔ設定する手段と該１”）ｊ 厘値Ｎから所定単
位時間毎に指数的に減少してゆく値を演算して出力する
デジタル演算回路とを具え、該演算回路の出力よｐ打鍼
速度に対応した値を検出すること全特徴とするものであ
る。
方式は鍵盤を有し打鍵することによって楽音を祐生する
＃酷某器に２いて、打挺に伴ない閉成する第１のスイッ
チと、該第１のスイッチよυ時間的に遅れて閉成する第
２のスイッチと、前記４１のスイッチの閉成時点にツガ
定値Ｎｔ設定する手段と該１”）ｊ 厘値Ｎから所定単
位時間毎に指数的に減少してゆく値を演算して出力する
デジタル演算回路とを具え、該演算回路の出力よｐ打鍼
速度に対応した値を検出すること全特徴とするものであ
る。
（５）発明の実施例
第１図は本発明の実施例の構成説明図でるる。
同図において、鍵盤楽器等の鍵盤下に置かれたスイッチ
、ｂ １ ＊ ８２は厩の押下に対して、まずスイッチ
Ｓ１が閉成し続いてスイッチＳ２が閉成されるように設
ける。また、谷スイッチは図示のように抵抗ｔ’ｌ ｔ
ｒ２によって遡源電圧Ｖｃｃに接続されておシ開成（
ＯＦＦ）時は電圧Ｖｃｃに、開成（ＯＮ）時は接地され
る。すなわち、デジタル的にはＯＮ時の０″。
、ｂ １ ＊ ８２は厩の押下に対して、まずスイッチ
Ｓ１が閉成し続いてスイッチＳ２が閉成されるように設
ける。また、谷スイッチは図示のように抵抗ｔ’ｌ ｔ
ｒ２によって遡源電圧Ｖｃｃに接続されておシ開成（
ＯＦＦ）時は電圧Ｖｃｃに、開成（ＯＮ）時は接地され
る。すなわち、デジタル的にはＯＮ時の０″。
ＯＦＦ時のドをそれぞれのスイッチ８１． Ｓ２が出力
する。図では機械的なスイッチで示したが、磁気や光を
利用したスイッチで実質的に開成、閉成の２状態を表わ
せるものならば容易に適用できる。
する。図では機械的なスイッチで示したが、磁気や光を
利用したスイッチで実質的に開成、閉成の２状態を表わ
せるものならば容易に適用できる。
フリップフロッグ１．ノリツブフロツプ２はスイッチＳ
１．スイッチＳ２の否々の閉成（ＯＮ）と開成（ＯＦＦ
’） ｋ示す１６号をタイミングクロッフグ０に同ｊυ
ｊイとるために設けられている。従って、スイッチＳｌ
、スイッチＳ２がＣ）Ｎ１０Ｆｐすると、フリップ７０
ツブ１およびフリップフロップ２から出力するスイッチ
Ｓｌ、スイッチＳ２の０Ｎ１０ＦＦを示す信号か、タイ
ミングクロッフグ◎と同期がとられた信号となる。フリ
ップフロップ６はフリップフロップ１の出力？入力とし
、フリップフロップ１でタイミングクロック御◎に同期
のとられたスイッチＳ１の閉成、開成勿示す信号をタイ
ミングクロック９３゜の１周期分／ζけ遅延させ出力す
る。従って、フリップフロップ１の出力情′号をＮＯＴ
回路４で反転した１８号と、フリップフロップ６の出力
の論４積ｔ−ＡＮＤゲート５でとると、ＡＮＤゲート５
の出力にはスイッチＳ１が閉成された瞬間にタイミング
クロッフグ００１周則りパルス幅の単発パルスが発生し
、この単元パルスはデータ選択回路６を制御するためｖ
ｃｋ用さｎる。データ選択回路６は数値Ｎと乗算器８の
出力が入力されておシ、単発パルスが発生している間に
は数値Ｎを選択出力し、それ以外の間には乗算器８の出
力を選択し出力する。
１．スイッチＳ２の否々の閉成（ＯＮ）と開成（ＯＦＦ
’） ｋ示す１６号をタイミングクロッフグ０に同ｊυ
ｊイとるために設けられている。従って、スイッチＳｌ
、スイッチＳ２がＣ）Ｎ１０Ｆｐすると、フリップ７０
ツブ１およびフリップフロップ２から出力するスイッチ
Ｓｌ、スイッチＳ２の０Ｎ１０ＦＦを示す信号か、タイ
ミングクロッフグ◎と同期がとられた信号となる。フリ
ップフロップ６はフリップフロップ１の出力？入力とし
、フリップフロップ１でタイミングクロック御◎に同期
のとられたスイッチＳ１の閉成、開成勿示す信号をタイ
ミングクロック９３゜の１周期分／ζけ遅延させ出力す
る。従って、フリップフロップ１の出力情′号をＮＯＴ
回路４で反転した１８号と、フリップフロップ６の出力
の論４積ｔ−ＡＮＤゲート５でとると、ＡＮＤゲート５
の出力にはスイッチＳ１が閉成された瞬間にタイミング
クロッフグ００１周則りパルス幅の単発パルスが発生し
、この単元パルスはデータ選択回路６を制御するためｖ
ｃｋ用さｎる。データ選択回路６は数値Ｎと乗算器８の
出力が入力されておシ、単発パルスが発生している間に
は数値Ｎを選択出力し、それ以外の間には乗算器８の出
力を選択し出力する。
記憶回路（１）７はタイミングクロック戸０が与えられ
ておシ、タイミングクロック九のレートでデータ選択回
路６からの出力ｋｌｏの１周期分遅延させ出力する。そ
して、この記憶回路（１）７の出力は乗算器８において
あらかじめ設足した廻数Ｍ（０（Ｍ＜１）と乗算し、デ
ータ選択回路６１Ｃ与えられる。
ておシ、タイミングクロック九のレートでデータ選択回
路６からの出力ｋｌｏの１周期分遅延させ出力する。そ
して、この記憶回路（１）７の出力は乗算器８において
あらかじめ設足した廻数Ｍ（０（Ｍ＜１）と乗算し、デ
ータ選択回路６１Ｃ与えられる。
すなわち、スイッチＳ１が閉成した瞬間、数値Ｎがデー
タ選択回路６を介して記憶回路（１）７へ記憶され、そ
の後数置Ｎは記憶回路（１） ７ 、乗算器８．データ
選択回路６による巡回形の演算回路によシタイミングク
ロツクグ０の周期で順次演算されていく。
タ選択回路６を介して記憶回路（１）７へ記憶され、そ
の後数置Ｎは記憶回路（１） ７ 、乗算器８．データ
選択回路６による巡回形の演算回路によシタイミングク
ロツクグ０の周期で順次演算されていく。
そして、記憶回路（１）７の出力からはタイミングクロ
ッフグ０の周期に従って第２図のごとき指数的に減少す
る１直を得ることができる。
ッフグ０の周期に従って第２図のごとき指数的に減少す
る１直を得ることができる。
第２図においては、Ｍ＝［１９８０の場合と、Ｍ＝０．
９４の２つの揚会について示しておシ、各々スイッチ５
ｌｔ−閉成した瞬間、数値Ｎが記憶されてからのもので
ある。
９４の２つの揚会について示しておシ、各々スイッチ５
ｌｔ−閉成した瞬間、数値Ｎが記憶されてからのもので
ある。
このようにして、順次タイミングクロッフグ０に回ノυ
］し７て指数的に＄、Ｒしてゆく値と、スイッチＳ１の
閉成に続いて時間的に遅れて閉成するスイッチＳ２の開
成１４号によって抽出することにより、押鍵速度に対応
した値を得ることができる。すなわち、スイッチＳ２が
閉成されると、その閉成信号は７リツゾフロツプ２でタ
イミングクロックＪＺ’ｏと同期がとられ、記１急回路
（Ｉ）７の出力、すなわちタイミングクロック為に同期
して減衰してゆく値を記憶回路（１１） ９へ、Ｉ）込
むタイミングＩＫ号として与えられるよう構成されてお
シ、押鍵に伴なって時間差を有して１イ１成する２つの
スイッチの時間差に対する直が検出される。
］し７て指数的に＄、Ｒしてゆく値と、スイッチＳ１の
閉成に続いて時間的に遅れて閉成するスイッチＳ２の開
成１４号によって抽出することにより、押鍵速度に対応
した値を得ることができる。すなわち、スイッチＳ２が
閉成されると、その閉成信号は７リツゾフロツプ２でタ
イミングクロックＪＺ’ｏと同期がとられ、記１急回路
（Ｉ）７の出力、すなわちタイミングクロック為に同期
して減衰してゆく値を記憶回路（１１） ９へ、Ｉ）込
むタイミングＩＫ号として与えられるよう構成されてお
シ、押鍵に伴なって時間差を有して１イ１成する２つの
スイッチの時間差に対する直が検出される。
第６図は不発り」の他の実施例の構成説明図であり、代
数の詮の打鍵速度に対応した値を谷鍵独立して得るため
の回路例である。
数の詮の打鍵速度に対応した値を谷鍵独立して得るため
の回路例である。
同図においては、押鍵に伴なって閉成する第１のスイッ
チと、第１のスイッチよシ時間的に遅れて閉成する第２
のスイッチの組が、複数鍵に対応して別々に複数組設け
られる。そして、時分割的に第１の谷々のスイッチの閉
成、開成の状態を検出する手段と、時分割的に得られた
狽数の第１のスイッチの閉成時点をそれぞれ検出して所
定値Ｎを各々爵る手段と、得られた所定値Ｎから所定単
位時間′苺に指数的に減少してゆく直を各鍵別に代数演
算するデジタル演算回路τ設け、時分割的に得られたｇ
２のスイッチの閉成信号によってｉｌＪ記演算演算回路
力を抽出することによって打鍵速度に対応した値を得る
ようにしたものである。
チと、第１のスイッチよシ時間的に遅れて閉成する第２
のスイッチの組が、複数鍵に対応して別々に複数組設け
られる。そして、時分割的に第１の谷々のスイッチの閉
成、開成の状態を検出する手段と、時分割的に得られた
狽数の第１のスイッチの閉成時点をそれぞれ検出して所
定値Ｎを各々爵る手段と、得られた所定値Ｎから所定単
位時間′苺に指数的に減少してゆく直を各鍵別に代数演
算するデジタル演算回路τ設け、時分割的に得られたｇ
２のスイッチの閉成信号によってｉｌＪ記演算演算回路
力を抽出することによって打鍵速度に対応した値を得る
ようにしたものである。
同図は俵故の−として８１固の鍵のものが例示されてい
る。
る。
クロック発生器１１はタイミングクロックｎｙＪｏｋ兄
生しカウンタ１２に与えられる。カラ／り１２は８進カ
ウンタであシ、タイミングクロックｎ９３◎に同期して
連続的に計数する。カウンタ１２の計数値はデコーダ１
６に与えられ、デコーダ１５はその出力として８１１７
ｉＩの時分割タイムスロットを出力し、その出力Ｑｔ
ｅ Ｑ２ ｅ Ｑｓ ＊・・・ｒ Ｑａは（’ｌ’鍵に
伴なって閉成する第１のスイッチと、第１のスイッチよ
シ時同的に遅れて閉成する第２のスイッチよシ成シ、各
挺別に設けられた５１−１と５ｌ−２，５ｌ−２と８２
−２，５１−５と８２−３．・・・・・・、５ｌ−８と
８２−８の８組に対して与える。従って、ラインＬ１に
は８個の畦に対比、した８個の第１のスイッチの閉成、
開成を／廖す１ｄ号が時分割的に得られ、ラインＬ２に
は８１固の−に対比、した８個の第２のスイッチの閉成
、開成を示す信号が時分割的に得られる。ラインＬｌ。
生しカウンタ１２に与えられる。カラ／り１２は８進カ
ウンタであシ、タイミングクロックｎ９３◎に同期して
連続的に計数する。カウンタ１２の計数値はデコーダ１
６に与えられ、デコーダ１５はその出力として８１１７
ｉＩの時分割タイムスロットを出力し、その出力Ｑｔ
ｅ Ｑ２ ｅ Ｑｓ ＊・・・ｒ Ｑａは（’ｌ’鍵に
伴なって閉成する第１のスイッチと、第１のスイッチよ
シ時同的に遅れて閉成する第２のスイッチよシ成シ、各
挺別に設けられた５１−１と５ｌ−２，５ｌ−２と８２
−２，５１−５と８２−３．・・・・・・、５ｌ−８と
８２−８の８組に対して与える。従って、ラインＬ１に
は８個の畦に対比、した８個の第１のスイッチの閉成、
開成を／廖す１ｄ号が時分割的に得られ、ラインＬ２に
は８１固の−に対比、した８個の第２のスイッチの閉成
、開成を示す信号が時分割的に得られる。ラインＬｌ。
Ｌ２の信号ケ入力するフリップフロップ１４．１５には
タイミングクロックｎ９ｊ６が与えられて′Ｊ？シ、第
１スイツチ、第２スイツチの閉成、開成を示す時分割１
ｄ号をタイミングクロックｎ為に同期して歪形するため
に直用される。ソリツブフロップ１４の出力はタイミン
グクロックｎｌ（、でシフト動１乍する８段のシリアル
人力、シリアル出力のシフトレジスタ１６の入力として
与えられ、８ＩＩｉ！ｉ１の第１のスイッチの閉成、開
成を示す時分割信号が１時分割フレーム、ここではタイ
ミングブロック８個分遅延させられた出力を１４すてい
る。従って、ＡＮＩ）ゲート１８にフリップフロッグ１
４の出力ｋＮＯＴ回路１７で反転した１ｇ号とシフトレ
ジスタ１６の出力を与え遍４ 積をとることによって、
ＡＮＤゲート１８の出力から各純に設けられた８個の第
１のスイッチの閉成した瞬間を示す信号が時分割信号と
して得られる。第３図の回路では閉成した鍵に対応する
タイムスロットにｅ＋１ｔ＋が生ずるように示されてい
る。
タイミングクロックｎ９ｊ６が与えられて′Ｊ？シ、第
１スイツチ、第２スイツチの閉成、開成を示す時分割１
ｄ号をタイミングクロックｎ為に同期して歪形するため
に直用される。ソリツブフロップ１４の出力はタイミン
グクロックｎｌ（、でシフト動１乍する８段のシリアル
人力、シリアル出力のシフトレジスタ１６の入力として
与えられ、８ＩＩｉ！ｉ１の第１のスイッチの閉成、開
成を示す時分割信号が１時分割フレーム、ここではタイ
ミングブロック８個分遅延させられた出力を１４すてい
る。従って、ＡＮＩ）ゲート１８にフリップフロッグ１
４の出力ｋＮＯＴ回路１７で反転した１ｇ号とシフトレ
ジスタ１６の出力を与え遍４ 積をとることによって、
ＡＮＤゲート１８の出力から各純に設けられた８個の第
１のスイッチの閉成した瞬間を示す信号が時分割信号と
して得られる。第３図の回路では閉成した鍵に対応する
タイムスロットにｅ＋１ｔ＋が生ずるように示されてい
る。
一方、８側の第２のスイッチの開成、開成を示す時分割
１ば号を示すフリップフロップ１５の出力はシフトレジ
スタ１９．ＮＯＴ回路２０へ与えられる。ＮＯＴ回路２
０の出力、シフトレジスタ１９の出力はＡＮＤゲート２
１に与えられ、前述した第１のスイッチの場合と同様に
、各−別に設けられた８個の第２のスイッチの閉成した
瞬間を示す信号が時分割１ｄ号としてＡＮＤゲート２１
の出力から得られる。
１ば号を示すフリップフロップ１５の出力はシフトレジ
スタ１９．ＮＯＴ回路２０へ与えられる。ＮＯＴ回路２
０の出力、シフトレジスタ１９の出力はＡＮＤゲート２
１に与えられ、前述した第１のスイッチの場合と同様に
、各−別に設けられた８個の第２のスイッチの閉成した
瞬間を示す信号が時分割１ｄ号としてＡＮＤゲート２１
の出力から得られる。
データ選択回路＜Ａ）２２は載置Ｎと乗算器２４の出力
が入力されてお９、ＡＮＤゲート１日よシ得られる信号
によって前記２つの人力のうち一方が選択され出力する
。すなわち、ろる謎が押鍵され、その斃に対応する第１
のスイッチが閉ノ戎されると、その鍵に対応するタイム
スロットにおいて、第１のスイッチの閉成した瞬１ハｊ
だけＡＮＤゲート１８の出力に、タイミングクロックｎ
９３６の周期で１”が“生じ、データ運択回路（Ａ）２
２にはＮが選択される。
が入力されてお９、ＡＮＤゲート１日よシ得られる信号
によって前記２つの人力のうち一方が選択され出力する
。すなわち、ろる謎が押鍵され、その斃に対応する第１
のスイッチが閉ノ戎されると、その鍵に対応するタイム
スロットにおいて、第１のスイッチの閉成した瞬１ハｊ
だけＡＮＤゲート１８の出力に、タイミングクロックｎ
９３６の周期で１”が“生じ、データ運択回路（Ａ）２
２にはＮが選択される。
そしてＡＮＤゲート１８の出力が０″の場合には常時乗
算器２４の出力が選択される。
算器２４の出力が選択される。
データ選択回路（Ａ）２２の出力は記１意回路（Ａ）２
３の人力として与えられておシ、記憶回路２６はタイミ
ングクロックｎｆｌ）ＱのタイミングでｒｌｌＬｌｌ−
タ選択回路（Ａ）２２の出力ｔ４込む。
３の人力として与えられておシ、記憶回路２６はタイミ
ングクロックｎｆｌ）ＱのタイミングでｒｌｌＬｌｌ−
タ選択回路（Ａ）２２の出力ｔ４込む。
記１．低回路ｔ、Ａ）２３は複数ピットの鍵故に対応す
る８段の７リアル入力、シリアル出力の７フタレジスタ
か直用され順次タイミングクロックｎｇｌＱでシフト動
作する。従って、順次畜込まれるデータ選択回路２２の
出力はタイミングクロックｎ９ｊｒ６の８′１固分遅延
きれて記憶回路（Ａ）２３の出力よシ得られる。このよ
うに記憶回路（Ａ）２３はシフトレジスタ１６と同期し
てシフ）動１’ｆＥする。ｊ−なわち、記憶回路（Ａ）
２３の出力は乗算器２４においてあらかじめ設定した定
数Ｍ （０＜Ｍ＜１ ）と宋尊しデータ選択回路２２に
与えられる。
る８段の７リアル入力、シリアル出力の７フタレジスタ
か直用され順次タイミングクロックｎｇｌＱでシフト動
作する。従って、順次畜込まれるデータ選択回路２２の
出力はタイミングクロックｎ９ｊｒ６の８′１固分遅延
きれて記憶回路（Ａ）２３の出力よシ得られる。このよ
うに記憶回路（Ａ）２３はシフトレジスタ１６と同期し
てシフ）動１’ｆＥする。ｊ−なわち、記憶回路（Ａ）
２３の出力は乗算器２４においてあらかじめ設定した定
数Ｍ （０＜Ｍ＜１ ）と宋尊しデータ選択回路２２に
与えられる。
すなわち、ある鍵が押謎され、その謎に対応する第１の
スイッチが開成されると、その−に対応するタイムスロ
ットにおいて、数値Ｎが日己憶回路（Ａ）２６に記憶さ
れ、次に故１ｌｆＮは記憶回路（Ａ）２５． 乗算器
２４．データ選択回路（Ａ）２２による巡回形の演算回
路により、タイミングクロックｎｌｏ ａ個分毎に対応
するタイムスロットで演ｄされて記憶回船（Ａ）２５よ
多出力する。すなわち、第２図において示される（日数
的に減少してゆ＜ｌ１ｌＴ、を時分４ｕ的に独立して各
鍵別に得ることができる。
スイッチが開成されると、その−に対応するタイムスロ
ットにおいて、数値Ｎが日己憶回路（Ａ）２６に記憶さ
れ、次に故１ｌｆＮは記憶回路（Ａ）２５． 乗算器
２４．データ選択回路（Ａ）２２による巡回形の演算回
路により、タイミングクロックｎｌｏ ａ個分毎に対応
するタイムスロットで演ｄされて記憶回船（Ａ）２５よ
多出力する。すなわち、第２図において示される（日数
的に減少してゆ＜ｌ１ｌＴ、を時分４ｕ的に独立して各
鍵別に得ることができる。
一方、谷鍵別に設けられた第１のスイッチの閉成に成い
て時１ｉ１４」的に遅れて閉成する第２のスイッチの閉
成した＠間を示す匿号を時分割に出力するＡＮＤゲート
２１の出力が１デ一タ選択回路（Ｂ）２５へ制御信号と
して与えられて”） 、第２のスイッチが閉成されると
、記憶回路（Ａ） ２３から出力されている指数的に減
衰してゆく１直を選択して記憶回路（Ｂ）２６へ与え、
その他の場合には記憶回路（Ｂ）２６の出力を選択する
。記憶回路（Ｂ）２６は記憶回路（Ａ）２３と同様のも
のが使用され、順次タイ、ミングクロックｎ９！３０で
シフト動作する。従って記−回路（Ｂ）２６の出力から
押鍵速度に対応した値を６鍵別々に時分割的に得ること
ができる。
て時１ｉ１４」的に遅れて閉成する第２のスイッチの閉
成した＠間を示す匿号を時分割に出力するＡＮＤゲート
２１の出力が１デ一タ選択回路（Ｂ）２５へ制御信号と
して与えられて”） 、第２のスイッチが閉成されると
、記憶回路（Ａ） ２３から出力されている指数的に減
衰してゆく１直を選択して記憶回路（Ｂ）２６へ与え、
その他の場合には記憶回路（Ｂ）２６の出力を選択する
。記憶回路（Ｂ）２６は記憶回路（Ａ）２３と同様のも
のが使用され、順次タイ、ミングクロックｎ９！３０で
シフト動作する。従って記−回路（Ｂ）２６の出力から
押鍵速度に対応した値を６鍵別々に時分割的に得ること
ができる。
本実施例においては、記憶回＃６（（転）２３および記
憶回路ｕ３）２６にシフトレジスタが使用されたが、ラ
ンダムアクセスメモリ号に直き換えて構成してもよい。
憶回路ｕ３）２６にシフトレジスタが使用されたが、ラ
ンダムアクセスメモリ号に直き換えて構成してもよい。
また、記す、ハ回路（Ｂ）２６の出力にデジタルアナロ
グに供器を設けてアナログ直として押鍵速成に対応する
値を得ることもできる。なお、乗算器２４へ与える定ａ
Ａｌ任；ばに設にすることによシ、打−速度に対応する
匝を調整することができる。
グに供器を設けてアナログ直として押鍵速成に対応する
値を得ることもできる。なお、乗算器２４へ与える定ａ
Ａｌ任；ばに設にすることによシ、打−速度に対応する
匝を調整することができる。
（ら）発明の詳細
な説明し沈ように、本発明によれば、従来の抵抗、容量
よ構成る時定数回路と等価のものをデジタル演算回路で
構成したものでめ９、高精度で凝にした打鍵速度に対応
する値を抽出することができる。このようにして得られ
た打鍵情報は畦子栗器等の音色、音量その他の効果等の
ｉｌＵ御に有効にＡ’ｌＪ用することができる。またＬ
ＳＩ化等による小形化がＯＴ能であシ、さらに時分割多
重化を行なうことも容易であ）、少ない部品構成で複数
−の打鍵速度に対応した値を各鎚別に抽出することがで
きる。
よ構成る時定数回路と等価のものをデジタル演算回路で
構成したものでめ９、高精度で凝にした打鍵速度に対応
する値を抽出することができる。このようにして得られ
た打鍵情報は畦子栗器等の音色、音量その他の効果等の
ｉｌＵ御に有効にＡ’ｌＪ用することができる。またＬ
ＳＩ化等による小形化がＯＴ能であシ、さらに時分割多
重化を行なうことも容易であ）、少ない部品構成で複数
−の打鍵速度に対応した値を各鎚別に抽出することがで
きる。
第１図は本発明の実施例の構成祝明図、第２図は本発明
の要地の特性説明図、第６図は本発明の他の実施例の構
戟祝明図で必シ、図中１．２．５．１４゜１５はフリラ
グフロッグ、４．１７．２０はＮＯＴ回路、５、１８．
２１はＡＮＤゲート、６．２２．２５はデータ選択回路
、７．９．２５．２６は記憶回路、８．２４は乗算器、
１１はクロック発生器、１２はカラ／り、１３はデコー
ダ、Ｓｌ、 Ｓ２．８１−１〜８１−８．５２−１〜５
２−８ はスイッチを示す。 特許出願人 株式会社 河脅栗器製作所代理人 弁理士
１）坂 善 虚 第１図 数値Ｍ ・星駅回宿εＨコヨＲ■４−―
の要地の特性説明図、第６図は本発明の他の実施例の構
戟祝明図で必シ、図中１．２．５．１４゜１５はフリラ
グフロッグ、４．１７．２０はＮＯＴ回路、５、１８．
２１はＡＮＤゲート、６．２２．２５はデータ選択回路
、７．９．２５．２６は記憶回路、８．２４は乗算器、
１１はクロック発生器、１２はカラ／り、１３はデコー
ダ、Ｓｌ、 Ｓ２．８１−１〜８１−８．５２−１〜５
２−８ はスイッチを示す。 特許出願人 株式会社 河脅栗器製作所代理人 弁理士
１）坂 善 虚 第１図 数値Ｍ ・星駅回宿εＨコヨＲ■４−―
Claims (1)
- 畦盛を有し打鍵することによって楽音を発生する鍵盤楽
器において、打鍵に伴ない閉成する第１のスイッチと、
該第１のスイッチよ負時間的に遅れて閉成する第２のス
イッチと、前記第１のスイッチの開成時点に所定値Ｎを
設定する手段と該所定ｉｉ１！ Ｎから所定単位時間毎
に指数的゛に減少してゆく値忙演葬して出力するデジタ
ル演算回路とを具え、該演算回路の出力よシ打雑速度に
対応した値を検出することを特徴とする打鍵速度検出方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168152A JPS5957164A (ja) | 1982-09-27 | 1982-09-27 | 打鍵速度検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168152A JPS5957164A (ja) | 1982-09-27 | 1982-09-27 | 打鍵速度検出装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18752591A Division JPH04339262A (ja) | 1991-07-26 | 1991-07-26 | 打鍵速度検出装置 |
| JP18752691A Division JPH04339263A (ja) | 1991-07-26 | 1991-07-26 | 打鍵速度検出装置 |
| JP4319142A Division JPH0792467B2 (ja) | 1992-11-30 | 1992-11-30 | 打鍵速度検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957164A true JPS5957164A (ja) | 1984-04-02 |
| JPH0554069B2 JPH0554069B2 (ja) | 1993-08-11 |
Family
ID=15862779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57168152A Granted JPS5957164A (ja) | 1982-09-27 | 1982-09-27 | 打鍵速度検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957164A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383614A (en) * | 1976-12-28 | 1978-07-24 | Roland Corp | Touch response circuit for electronic keyed instrument |
| JPS56168562A (en) * | 1980-05-30 | 1981-12-24 | Komatsu Ltd | Digital high-speed tachometer |
-
1982
- 1982-09-27 JP JP57168152A patent/JPS5957164A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383614A (en) * | 1976-12-28 | 1978-07-24 | Roland Corp | Touch response circuit for electronic keyed instrument |
| JPS56168562A (en) * | 1980-05-30 | 1981-12-24 | Komatsu Ltd | Digital high-speed tachometer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554069B2 (ja) | 1993-08-11 |
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