JPH04339263A - 打鍵速度検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、打鍵速度を検出し、そ
の速度を基に発生する音楽の音量、音色をコントロール
してより忠実に演奏者の意図を表現できるタッチレスポ
ンス装置を有する鍵盤楽器等における打鍵速度の検出装
置に関するものである。

【０００２】

【従来技術】従来、打鍵速度を検出する代表的な方式は
、抵抗素子と容量素子より成る時定数回路を利用して打
鍵速度を抽出する方式がよく知られている。原理的には
、打鍵に伴ないまずＳＷ１が閉成され、続いて時間的に
遅れてＳＷ２が閉成されるように、スイッチＳＷ１、Ｓ
Ｗ２を各鍵下に設ける。そして、スイッチＳＷ１の閉成
信号を受けて、あらかじめ所定電位に充電されている容
量素子の電荷を抵抗を介して放電させてゆく。すなわち
、容量素子の端子間電圧は時間とともに指数的に減衰し
てゆく。続いて閉成されるスイッチＳＷ２の閉成信号に
よって上記容量素子の電位を検出することにより、押鍵
による２つのスイッチＳＷ１、ＳＷ２の閉成する時間差
を電圧値として取出すことができる。

【０００３】

【発明が解決しようとする課題】しかし、このような従
来の方式には以下に示す欠点があり、十分満足する性能
を得ることは困難であった。すなわち、時定数回路に使
用する容量素子は比較的大容量のものが必要であり、Ｌ
ＳＩ化等の小形化が困難である。また、複数の鍵を有す
る電子楽器のために複数の時定数回路を使用した場合、
各々の抵抗値、容量素子の容量が不均一なために各々時
定数を均一にするための調整が必要となる等の不都合が
あった。

【０００４】また、２つのスイッチの閉成の時間差を、
カウンタでクロックパルスを計数することにより、打鍵
速度を得る方法も開示されているが、時定数回路を用い
た方法のように、打鍵速度として得られる値が指数演算
値として得られず、時定数回路を使用したタッチレスポ
ンス装置を有する電子楽器等に置換する場合には何らか
の変換装置が必要であった。

【０００５】本発明の目的は抵抗、容量の時定数回路と
等価のデジタル演算回路で高精度かつ安定に打鍵速度を
検出でき、しかもＬＳＩ化等の装置の小形化の可能な打
鍵速度検出装置を提供することである。

【０００６】

【課題を解決するための手段】上記目的を達成するため
、本発明は、第１のスイッチング手段の作動以降、一定
周期のインターバル時間ごとに指数演算を行い、この指
数演算値を第２のスイッチング手段の作動時点で、打鍵
速度を示す打鍵速度情報として出力するようにしたもの
である。

【０００７】

【作用】これにより、２つのスイッチング手段の作動時
点の時間差に応じた打鍵情報を、デジタル処理により出
力でき、従って高精度かつ安定に打鍵速度を検出でき、
しかもＬＳＩ化等の装置の小形化に最適である。

【０００８】

【実施例】図１は本発明の実施例の回路図である。同図
において、鍵盤楽器等の鍵盤下に置かれたスイッチＳ１
、Ｓ２は、鍵の押下によって、まずスイッチＳ１が閉成
し、続いて時間的に遅れてスイッチＳ２が閉成されるよ
うに設けられている。また、各スイッチＳ１、Ｓ２の一
方の端子は接地され、他方の端子はそれぞれ抵抗ｒ１、
ｒ２を介して電源Ｖｃｃに接続されている。

【０００９】従ってスイッチＳ１、Ｓ２の開成（ＯＦＦ
）時には、スイッチＳ１、Ｓ２の上記両端子の電位は電
圧Ｖｃｃにアップし、閉成（ＯＮ）時は同両端子の電位
は０Ｖにダウンする。すなわち、デジタル的にはスイッ
チＳ１、Ｓ２から、閉成時にはローレベル信号“０”、
開成時にはハイレベル信号“１”がそれぞれ出力される
。図では機械的なスイッチで示したが、磁気や光を利用
したスイッチ等、実質的に開成、閉成の２状態を表わせ
るものならば何を用いてもよい。

【００１０】フリップフロップ１、フリップフロップ２
は、スイッチＳ１、スイッチＳ２の各々の閉成（ＯＮ）
と開成（ＯＦＦ）を示す信号と、クロック発生器１１か
らのタイミングクロック信号φ０　とをタイミング的に
同期をとるために設けられている。従って、スイッチＳ
１、スイッチＳ２がＯＮ／ＯＦＦされると、フリップフ
ロップ１およびフリップフロップ２から出力するスイッ
チＳ１、スイッチＳ２のＯＮ／ＯＦＦ信号が、次のタイ
ミングクロック信号φ０　のタイミングで出力される。

【００１１】フリップフロップ３には、フリップフロッ
プ１からのスイッチＳ１のＯＮ／ＯＦＦ信号が入力され
、この信号がタイミングクロック信号φ０　の１周期分
だけ遅延されて出力される。従って、フリップフロップ
１の出力信号をＮＯＴ回路４で反転した信号と、フリッ
プフロップ３の出力信号の論理積をＡＮＤゲート５でと
ると、ＡＮＤゲート５からはスイッチＳ１が閉成された
瞬間に単発パルスが出力される。

【００１２】この単発パルスはタイミングクロック信号
φ０　の１周期のパルス幅であり、データ選択回路６を
制御するために使用される。データ選択回路６には数値
Ｎと乗算器８の出力が与えられており、単発パルスが発
生している間には数値Ｎが選択出力され、それ以外の時
には乗算器８の出力が選択出力される。

【００１３】記憶回路（ａ）７には、上記タイミングク
ロック信号φ０　が記憶指令信号として与えられており
、上記データ選択回路６からの選択出力が取り込まれ、
タイミングクロック信号φ０　の１周期分遅延して出力
される。そして、この記憶回路（ａ）７の出力は、乗算
器８においてあらかじめ設定した定数Ｍ（０＜Ｍ＜１）
と乗算され、上記データ選択回路６に再び与えられる。

【００１４】従って、スイッチＳ１が閉成した瞬間、数
値Ｎがデータ選択回路６を介して記憶回路（ａ）７へ記
憶され、その後数値Ｎは記憶回路（ａ）７、乗算器８、
データ選択回路６による巡回形の演算回路により、タイ
ミングクロック信号φ０　の一定周期のインターバル時
間ごとに、順次指数演算されていく。そして、記憶回路
（ａ）７からはタイミングクロック信号φ０　の周期ご
とに、図２に示す指数的に減少する演算値が出力される
。

【００１５】図２においては、Ｍ＝０．９８の場合と、
Ｍ＝０．９４の２つの指数演算の演算内容について示し
ており、各々スイッチＳ１が閉成され、数値Ｎが記憶回
路（ａ）７に記憶されて以降の状態を示している。この
定数Ｍは、上記指数演算値の変化の割合を決定しており
、任意に切り換え設定して打鍵速度に対応する値を調整
することができる。

【００１６】このような順次タイミングクロック信号φ
０　に同期して指数的に減少してゆく演算値を、スイッ
チＳ１の閉成に続いて時間的に遅れて閉成するスイッチ
Ｓ２の閉成信号によって抽出することにより、押鍵速度
に対応した値を得ることができる。すなわち、スイッチ
Ｓ２が閉成されると、その閉成信号はフリップフロップ
２でタイミングクロック信号φ０　と同期がとられ、記
憶回路（ｂ）９に記憶指令信号として与えられる。する
と、その時の記憶回路（ａ）７からの上記指数演算値が
、記憶回路（ｂ）９に取り込まれ出力される。これによ
り、押鍵に伴なって時間差を有して閉成する２つのスイ
ッチＳ１、Ｓ２の、この時間差に応じた打鍵速度情報が
検出され出力される。

【００１７】図３は本発明の他の実施例の回路図であり
、複数の鍵の打鍵速度に対応した値を各鍵独立して時分
割に得るものである。同図においては、押鍵に伴なって
閉成する第１のスイッチと、第１のスイッチより時間的
に遅れて閉成する第２のスイッチの組が、複数鍵に対応
して別々に複数組設けられる。そして、時分割に第１の
各々のスイッチの閉成、開成の状態を検出する手段と、
時分割に得られた複数の第１のスイッチの閉成時点をそ
れぞれ検出して所定値Ｎを各々得る手段と、得られた所
定値Ｎから所定単位時間毎に指数的に減少してゆく値を
各鍵別に複数演算するデジタル演算回路を設け、時分割
に得られた第２のスイッチの閉成信号によって上記演算
回路の出力を抽出することによって、打鍵速度に対応し
た値を得るようにしたものである。図３は上記複数の鍵
として８個の鍵のものが例示されている。

【００１８】クロック発生器１１からはタイミングクロ
ック信号ｎφ０　が発生されカウンタ１２に与えられる
。 カウンタ１２は８進カウンタであり、タイミングクロッ
ク信号ｎφ０　に同期して連続的に計数する。カウンタ
１２の計数値はデコーダ１３に与えられ、デコーダ１３
からは８個の時分割タイムスロット信号Ｑ１、Ｑ２、Ｑ
３、…、Ｑ８がデコード出力される。

【００１９】この時分割タイムスロット信号Ｑ１、Ｑ２
、Ｑ３、…、Ｑ８は、ローレベル信号“０”であり、各
鍵別に設けられたＳ１−１とＳ２−１、Ｓ１−２とＳ２
−２、Ｓ１−３とＳ２−３、……、Ｓ１−８とＳ２−８
の８組のスイッチにそれぞれ与えられる。この８組のス
イッチは、押鍵に伴なって閉成する第１のスイッチＳ１
−１、Ｓ１−２、…と、第１のスイッチより時間的に遅
れて閉成する第２のスイッチＳ２−１、Ｓ２−２、…と
より成っている。

【００２０】従って、ラインＬ１には８個の鍵に対応し
た８個の第１のスイッチの閉成、開成を示すＯＮ／ＯＦ
Ｆ信号が時分割に得られ、ラインＬ２には８個の鍵に対
応した８個の第２のスイッチの閉成、開成を示すＯＮ／
ＯＦＦ信号が時分割に得られる。ラインＬ１、Ｌ２の信
号が入力されるフリップフロップ１４、１５には、タイ
ミングクロック信号ｎφ０　が与えられており、第１ス
イッチ、第２スイッチのＯＮ／ＯＦＦ信号が、タイミン
グクロック信号ｎφ０　に同期してフリップフロップ１
４、１５より時分割に出力される。

【００２１】このフリップフロップ１４の出力はシフト
レジスタ１６に入力され、このシフトレジスタ１６は８
段のシリアル入力かつシリアル出力のシフトレジスタで
あり、タイミングクロック信号ｎφ０　によって順次シ
フト動作する。このシフトレジスタ１６には、上記８個
の第１のスイッチのＯＮ／ＯＦＦ信号が１時分割フレー
ム分シリアルに記憶され、この記憶内容はタイミングク
ロック信号８個分の遅延後のものである。

【００２２】従って、フリップフロップ１４の出力をＮ
ＯＴ回路１７で反転した信号と、シフトレジスタ１６の
出力とを、ＡＮＤゲート１８に与えて論理積をとること
によって、ＡＮＤゲート１８からは各鍵に設けられた８
個の第１のスイッチの閉成した瞬間を示す信号が順次時
分割に得られる。図３の回路では閉成した鍵に対応する
タイムスロットにハイレベル信号“１”が生ずるように
構成されている。

【００２３】一方、上記フリップフロップ１５からは、
８個の第２のスイッチのＯＮ／ＯＦＦ信号が時分割に出
力され、シフトレジスタ１９、ＮＯＴ回路２０に入力さ
れる。このＮＯＴ回路２０の出力及びシフトレジスタ１
９の出力は、ＡＮＤゲート２１に与えられ、このＡＮＤ
ゲート２１からは、前述した第１のスイッチの場合と同
様に、各鍵別に設けられた８個の第２のスイッチの閉成
した瞬間を示す信号が順次時分割に得られる。

【００２４】データ選択回路（Ａ）２２には、数値Ｎと
乗算器２４の出力が与えられており、ＡＮＤゲート１８
より得られる信号によって、上記２つの入力のうち一方
が選択され出力される。ある鍵が押鍵され、その鍵に対
応する第１のスイッチが閉成されると、その鍵に対応す
るタイムスロットにおいて、第１のスイッチの閉成した
瞬間だけ、ＡＮＤゲート１８の出力に、タイミングクロ
ック信号ｎφ０　の周期でハイレベル信号“１”が生じ
、この結果データ選択回路（Ａ）２２では数値Ｎが選択
される。また、ＡＮＤゲート１８の出力がローレベル信
号“０”の場合には乗算器２４の出力が選択される。

【００２５】データ選択回路（Ａ）２２の出力は、記憶
回路（Ａ）２３に与えられ、タイミングクロック信号ｎ
φ０　のタイミングで順次取り込まれ記憶される。記憶
回路（Ａ）２３としては、鍵数に対応する８段のシリア
ル入力かつシリアル出力の複数ビットのシフトレジスタ
が使用され、順次タイミングクロック信号ｎφ０　に応
じてシフト動作する。

【００２６】従って、データ選択回路２２からの出力は
、記憶回路（Ａ）２３の出力より、タイミングクロック
信号ｎφ０　の８個分遅延されて得られる。このように
記憶回路（Ａ）２３は、シフトレジスタ１６と同期して
シフト動作する。この記憶回路（Ａ）２３の出力は、乗
算器２４において、あらかじめ設定した定数Ｍ（０＜Ｍ
＜１）と乗算され、データ選択回路２２に与えられる。

【００２７】ある鍵が押鍵され、その鍵に対応する第１
のスイッチが閉成されると、その鍵に対応するタイムス
ロットにおいて、数値Ｎが記憶回路（Ａ）２３に記憶さ
れ、次に数値Ｎは記憶回路（Ａ）２３、乗算器２４、デ
ータ選択回路（Ａ）２２による巡回形の演算回路により
、タイミングクロック信号ｎφ０　８個分毎に対応する
一定周期のタイムスロットで、順次指数演算されていく
。すなわち、図２において示される指数的に減少してゆ
く値を、各鍵別に時分割に独立して得ることができる。

【００２８】一方、各鍵別に設けられた第１のスイッチ
の閉成に続いて時間的に遅れて閉成する第２のスイッチ
の閉成したことを示す信号は、ＡＮＤゲート２１より時
分割に出力され、データ選択回路（Ｂ）２５に記憶指令
信号として与えられる。すると、その時の記憶回路（Ａ
）２３からの上記指数演算値が、記憶回路（Ｂ）２６に
取り込まれ出力される。この記憶回路（Ｂ）２６は記憶
回路（Ａ）２３と同様のものが使用され、順次タイミン
グクロック信号ｎφ０　によってシフト動作する。従っ
て記憶回路（Ｂ）２６から各鍵ごとの打鍵速度情報が時
分割に出力される。

【００２９】本実施例においては、記憶回路（Ａ）２３
および記憶回路（Ｂ）２６にシフトレジスタが使用され
たが、ランダムアクセスメモリ等に置き換えて構成して
もよい。また、記憶回路（Ｂ）２６の出力にデジタル−
アナログ変換器を設けて押鍵速度をアナログ値として得
ることもできる。なお、乗算器２４へ与える定数Ｍを任
意に切り換え設定することにより、打鍵速度に対応する
値を感度調整することができる。

【００３０】

【発明の効果】以上説明したように、本発明は、第１の
スイッチング手段の作動以降、一定周期のインターバル
時間ごとに指数演算を行い、この指数演算値を第２のス
イッチング手段の作動時点で、打鍵速度を示す打鍵速度
情報として出力するようにしたものである。従って、２
つのスイッチング手段の作動時点の時間差に応じた打鍵
情報を、デジタル処理により出力でき、従って高精度か
つ安定に打鍵速度を検出でき、しかもＬＳＩ化等の装置
の小形化に最適である等の効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施例の回路図である。

【図２】本発明の指数演算の内容を示す図である。

【図３】本発明の他の実施例の回路図である。

【符号の説明】

１、２、３、１４、１５…フリップフロップ、４、１７
、２０…ＮＯＴ回路、５、１８、２１…ＡＮＤゲート、
６、２２、２５…データ選択回路、７、９、２３、２６
…記憶回路、８、２４…乗算器、１１…クロック発生器
、１２…カウンタ、１３…デコーダ、Ｓ１、Ｓ２、Ｓ１
−１〜Ｓ１−８、Ｓ２−１〜Ｓ２−８…スイッチ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】打鍵に応じて作動する第１のスイッチング
   手段と、上記打鍵に応じて作動するとともに、上記第１
   のスイッチング手段より時間的に遅れて作動する第２の
   スイッチング手段と、上記第１のスイッチング手段の作
   動以降、一定周期のインターバル時間ごとに指数演算を
   行う指数演算手段と、この指数演算手段で演算された指
   数演算値を、上記第２のスイッチング手段の作動時点で
   、打鍵速度を示す打鍵速度情報として出力する出力手段
   とを備えたことを特徴とする打鍵速度検出装置。