JPS5953559B2 - 残響装置 - Google Patents
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- JPS5953559B2 JPS5953559B2 JP55053684A JP5368480A JPS5953559B2 JP S5953559 B2 JPS5953559 B2 JP S5953559B2 JP 55053684 A JP55053684 A JP 55053684A JP 5368480 A JP5368480 A JP 5368480A JP S5953559 B2 JPS5953559 B2 JP S5953559B2
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- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10K—SOUND-PRODUCING DEVICES; METHODS OR DEVICES FOR PROTECTING AGAINST, OR FOR DAMPING, NOISE OR OTHER ACOUSTIC WAVES IN GENERAL; ACOUSTICS NOT OTHERWISE PROVIDED FOR
- G10K15/00—Acoustics not otherwise provided for
- G10K15/08—Arrangements for producing a reverberation or echo sound
- G10K15/12—Arrangements for producing a reverberation or echo sound using electronic time-delay networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
- Electrophonic Musical Instruments (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
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- Stereophonic System (AREA)
Description
【発明の詳細な説明】
本発明は、互いに等しい遅延時間を有する第１および第
２遅延線の直列接続回路と、これら第１および第２遅延
線間に設けられた加算回路とを具え、この加算回路に第
１遅延線の入力信号と第２遅延線の出力信号とを互いに
逆極性で且つ所要の強度で供給するようにした残響装置
に関するものである。
２遅延線の直列接続回路と、これら第１および第２遅延
線間に設けられた加算回路とを具え、この加算回路に第
１遅延線の入力信号と第２遅延線の出力信号とを互いに
逆極性で且つ所要の強度で供給するようにした残響装置
に関するものである。
人工的に残響を生ぜしめるこのような残響装置は公開さ
れている英国特許出願第２０１２１４７Ａ号明細書から
既知である。
れている英国特許出願第２０１２１４７Ａ号明細書から
既知である。
本発明の目的は、合計の遅延時間を最少にして、すなわ
ち最少数の記憶装置の追加により多重残響を達成するこ
とにある。
ち最少数の記憶装置の追加により多重残響を達成するこ
とにある。
ここに多重残響とは、第１遅延線或いは第２遅延線によ
つて決まる遅延時間に加えて、更に他の遅延時間を残響
装置内に導入し、音源に対し互いに異なる距離にある種
々の壁部によつて音が反射される効果である音響シミユ
レーシヨンが得られるようにすることを意味するものと
する。既知の残響装置においては、複数個の帰還遅延線
を互いに前後に接続することにより上述した効果を得て
いる。従つて、必要とする合計の遅延時間、すなわち記
憶位置の個数が可成り多くなる。すなわち、前記の遅延
線が電荷移送装置の形態をとる場合には、このような電
荷移送装置における電荷蓄積位置の個数が可成り多くな
る。本発明は、互いに等しい遅延時間を有する第１およ
び第２遅延線の直列接続回路と、これら第１および第２
遅延線間に設けられた第１加算回路とを具え、この第１
加算回路に第１遅延線の入力信号と第２遅延線の出力信
号とを互いに逆極性で供給するようにし、前記の第１加
算回路の出力端子から前記の第２遅延線と前記の第１加
算回路の入力端子とを経て前記の第１加算回路の出力端
子に戻る回路の利得を１よりも小さくした残響装置にお
いて、前記の遅延線の少くとも一方を第１および第２遅
延線区分の直列接続回路を以つて構成し、残響装置は更
に第３遅延線および第２加算回路を具え、前記の遅延線
区分のうちの一方の遅延線区分を前記の第２加算回路お
よび第３遅延線と直列に接続し、前記の第３遅延線の遅
延時間を前記の一方の遅延線区分の遅延時間に等しくし
、前記の一方の遅延線区分および前記の第３遅延線の端
部であつて前記の第２加算回路側とは反対側に位置する
端部における信号を互いに逆極性で第２加算回路に供給
するようにし、前記の第２加算回路の出力端子から前記
の一方の遅延線区分と前記の第２加算回路の入力端子と
を経て前記の第２加算回路の出力端子に戻る回路の利得
を１よりも小さくしたことを特徴とする。
つて決まる遅延時間に加えて、更に他の遅延時間を残響
装置内に導入し、音源に対し互いに異なる距離にある種
々の壁部によつて音が反射される効果である音響シミユ
レーシヨンが得られるようにすることを意味するものと
する。既知の残響装置においては、複数個の帰還遅延線
を互いに前後に接続することにより上述した効果を得て
いる。従つて、必要とする合計の遅延時間、すなわち記
憶位置の個数が可成り多くなる。すなわち、前記の遅延
線が電荷移送装置の形態をとる場合には、このような電
荷移送装置における電荷蓄積位置の個数が可成り多くな
る。本発明は、互いに等しい遅延時間を有する第１およ
び第２遅延線の直列接続回路と、これら第１および第２
遅延線間に設けられた第１加算回路とを具え、この第１
加算回路に第１遅延線の入力信号と第２遅延線の出力信
号とを互いに逆極性で供給するようにし、前記の第１加
算回路の出力端子から前記の第２遅延線と前記の第１加
算回路の入力端子とを経て前記の第１加算回路の出力端
子に戻る回路の利得を１よりも小さくした残響装置にお
いて、前記の遅延線の少くとも一方を第１および第２遅
延線区分の直列接続回路を以つて構成し、残響装置は更
に第３遅延線および第２加算回路を具え、前記の遅延線
区分のうちの一方の遅延線区分を前記の第２加算回路お
よび第３遅延線と直列に接続し、前記の第３遅延線の遅
延時間を前記の一方の遅延線区分の遅延時間に等しくし
、前記の一方の遅延線区分および前記の第３遅延線の端
部であつて前記の第２加算回路側とは反対側に位置する
端部における信号を互いに逆極性で第２加算回路に供給
するようにし、前記の第２加算回路の出力端子から前記
の一方の遅延線区分と前記の第２加算回路の入力端子と
を経て前記の第２加算回路の出力端子に戻る回路の利得
を１よりも小さくしたことを特徴とする。
本発明によれば、すべての遅延線の遅延時間の合計は、
最大の遅延を生ぜしめる遅延線によつて得られる遅延時
間の２倍よりもわずかに大きい値に制限される。
最大の遅延を生ぜしめる遅延線によつて得られる遅延時
間の２倍よりもわずかに大きい値に制限される。
すなわち、上記の遅延時間の合計に相当する記憶位置の
個数は残響装置で実現すべき最大遅延に相当する記憶位
置の個数の２倍よりもわずかに大きな値に制限される。
図面につき本発明を説明する。
個数は残響装置で実現すべき最大遅延に相当する記憶位
置の個数の２倍よりもわずかに大きな値に制限される。
図面につき本発明を説明する。
第１図に示す以前に提案されている既知の残響装置は遅
延時間が互いに等しい第１および第２遅延線１および２
、例えばバケツトブリゲード装置（ＢＢＤ）或いは電荷
結合装置（ＣＣＤ）のような電荷移送装置を有する。
延時間が互いに等しい第１および第２遅延線１および２
、例えばバケツトブリゲード装置（ＢＢＤ）或いは電荷
結合装置（ＣＣＤ）のような電荷移送装置を有する。
これらの遅延線の前段或いは後段には増幅器を設けるこ
とができるが、便宜上これらの遅延線は単に信号遅延の
みを行なつて利得の損失を伴なわないものとする。遅延
すべき信号は入力端子３に供給され、出力端子４或いは
出力端子５のいずれかから選択的に取出される。入力端
子３および出力端子４における信号は加算器６および減
衰器７を経て加算器８に互いに逆極性で供給される。上
記の加算器８は遅延線１および２間に設けられている。
減衰器７は１よりもわずかに小さな、例えば０．７の伝
達係数を有する。増幅器を設ける場合には、信号の振幅
を増幅器に適合したものとする必要がある。前記の英国
特許出願明細書に記載されているように、入力端子３か
ら遅延線１を経て加算器８に至る伝達係数に対する入力
端子３から加算器６および減衰器７を経て加算器８に至
る伝達係数の比が、出力端子５から遅延線２、加算器６
および減衰器７を経て加算器８の入力端子に至るループ
利得に対し逆符号で等しくなるという条件が満足される
場合には、残響装置は入力端子から出力端子まで内部的
に平坦な周波数応答特性を呈する。
とができるが、便宜上これらの遅延線は単に信号遅延の
みを行なつて利得の損失を伴なわないものとする。遅延
すべき信号は入力端子３に供給され、出力端子４或いは
出力端子５のいずれかから選択的に取出される。入力端
子３および出力端子４における信号は加算器６および減
衰器７を経て加算器８に互いに逆極性で供給される。上
記の加算器８は遅延線１および２間に設けられている。
減衰器７は１よりもわずかに小さな、例えば０．７の伝
達係数を有する。増幅器を設ける場合には、信号の振幅
を増幅器に適合したものとする必要がある。前記の英国
特許出願明細書に記載されているように、入力端子３か
ら遅延線１を経て加算器８に至る伝達係数に対する入力
端子３から加算器６および減衰器７を経て加算器８に至
る伝達係数の比が、出力端子５から遅延線２、加算器６
および減衰器７を経て加算器８の入力端子に至るループ
利得に対し逆符号で等しくなるという条件が満足される
場合には、残響装置は入力端子から出力端子まで内部的
に平坦な周波数応答特性を呈する。
更に、遅延線１および２の利得が１である場合には、こ
れら遅延線によつて処理すべき信号の振幅は同じ値を維
持する為、最適な信号対雑音比を得ることができる。第
２図の本発明による例では、第１図と対応する素子には
同一符号を付すも、２，１９が第１遅延線を示し、２１
が第２遅延線を示し、１１，１２が第３遅延線を示し、
１４が第４遅延線を示し、２０が第１加算回路を示し、
８が第２加算回路を示し、１３が第３加算回路を示す。
れら遅延線によつて処理すべき信号の振幅は同じ値を維
持する為、最適な信号対雑音比を得ることができる。第
２図の本発明による例では、第１図と対応する素子には
同一符号を付すも、２，１９が第１遅延線を示し、２１
が第２遅延線を示し、１１，１２が第３遅延線を示し、
１４が第４遅延線を示し、２０が第１加算回路を示し、
８が第２加算回路を示し、１３が第３加算回路を示す。
第３遅延線１１，１２は直列接続された２つの遅延線区
分１１および１２に分割し、遅延線区分１１は第３加算
回路１３およびこの遅延線区分１１と同じ遅延時間を有
する第４遅延線１４と直列に接続し、加算回路１３には
、遅延線区分１１および第４遅延線１４の、この加算回
路１３側とは反対側の端部１５および１６における信号
を（加算器１７を経て）互いに逆極性で且つ（減衰器１
８を経て）適正な強度で供給する。第１遅延線２，１９
は２つの遅延線区分２および１９に分割し、この第１遅
延線２，１９は第１加算回路２０および第２遅延線２１
と直列に接続し、この加算回路２０にはこれら遅延線２
，１９および２１の、この加算回路２０側とは反対側の
端部における信号を互いに逆極性で且つ所要の強度で供
給する。
分１１および１２に分割し、遅延線区分１１は第３加算
回路１３およびこの遅延線区分１１と同じ遅延時間を有
する第４遅延線１４と直列に接続し、加算回路１３には
、遅延線区分１１および第４遅延線１４の、この加算回
路１３側とは反対側の端部１５および１６における信号
を（加算器１７を経て）互いに逆極性で且つ（減衰器１
８を経て）適正な強度で供給する。第１遅延線２，１９
は２つの遅延線区分２および１９に分割し、この第１遅
延線２，１９は第１加算回路２０および第２遅延線２１
と直列に接続し、この加算回路２０にはこれら遅延線２
，１９および２１の、この加算回路２０側とは反対側の
端部における信号を互いに逆極性で且つ所要の強度で供
給する。
残響装置で生じる最大の遅延時間は第２遅延線２１の遅
延時間とし、この遅延時間は第１遅延線２，１９の遅延
時間に等しくする。本発明による残響装置の回路配置に
よれば、更に数個の遅延線すなわち記憶位置が必要であ
る。その理由は、第３遅延線１１，１２の遅延時間（遅
延線区分２の遅延時間に等しい）は第２遅延線２１の遅
延時間よりも小さく、第４遅延線１４の遅延時間（遅延
線区分１１の遅延時間に等しい）は第２遅延線２１の遅
延時間よりも更に小さい為である。或いはまた、第３加
算回路１３の直後に且つ加算器６に対する接続点の前に
第６遅延線を設けた第２図による形態の残響装置も可能
である。
延時間とし、この遅延時間は第１遅延線２，１９の遅延
時間に等しくする。本発明による残響装置の回路配置に
よれば、更に数個の遅延線すなわち記憶位置が必要であ
る。その理由は、第３遅延線１１，１２の遅延時間（遅
延線区分２の遅延時間に等しい）は第２遅延線２１の遅
延時間よりも小さく、第４遅延線１４の遅延時間（遅延
線区分１１の遅延時間に等しい）は第２遅延線２１の遅
延時間よりも更に小さい為である。或いはまた、第３加
算回路１３の直後に且つ加算器６に対する接続点の前に
第６遅延線を設けた第２図による形態の残響装置も可能
である。
この場合には、第４遅延線１４の遅延時間が上記の第６
遅延線の遅延時間と遅延線区分１１の遅延時間との合計
に相当する条件を満足させる必要がある。同様に、第２
加算回路８の直後で且つ第２図の右上に示す加算器に対
する接続点の前に第５遅延線を設けることができる。こ
の場合には、遅延線区分１１および１２の遅延時間の合
計を第５遅延線および遅延線区分２の遅延時間の合計に
等しくする必要がある。これらの構造の残響装置の場．
合、第１図による残響装置を３個互いに前後に接続した
回路の場合よりも記憶位置を少なくする゜こ．とができ
る。第３図の変形例においては、第１図の遅延線２が２
つの遅延線区分３２および３３を有し、これら遅延線区
分が第２遅延線を構成し、遅延線区分３２が第２加算回
路３４および第３遅延線３５，３６の遅延線区分３５と
直列に接続され、遅延線区分３６、加算器３７および減
衰器３８と相俟つて第１図におけるのと同様な残響装置
を構成する。
遅延線の遅延時間と遅延線区分１１の遅延時間との合計
に相当する条件を満足させる必要がある。同様に、第２
加算回路８の直後で且つ第２図の右上に示す加算器に対
する接続点の前に第５遅延線を設けることができる。こ
の場合には、遅延線区分１１および１２の遅延時間の合
計を第５遅延線および遅延線区分２の遅延時間の合計に
等しくする必要がある。これらの構造の残響装置の場．
合、第１図による残響装置を３個互いに前後に接続した
回路の場合よりも記憶位置を少なくする゜こ．とができ
る。第３図の変形例においては、第１図の遅延線２が２
つの遅延線区分３２および３３を有し、これら遅延線区
分が第２遅延線を構成し、遅延線区分３２が第２加算回
路３４および第３遅延線３５，３６の遅延線区分３５と
直列に接続され、遅延線区分３６、加算器３７および減
衰器３８と相俟つて第１図におけるのと同様な残響装置
を構成する。
第１遅延線１の遅延時間は第２遅延線３２，３３の遅延
時間に等しく、遅延線区分３２の遅延時間は第３遅延線
３５，３６の遅延時間に等しくする。この第３図におい
て、８は第１加算回路を示し、第３遅延線３５，３６の
右側の加算回路が第３加算回路を構成し、この第３加算
回路の右側の遅延時間τ４の遅延線区分と、この遅延線
区分に直列に接続された遅延時間τ３−τ４の遅延線区
分とが第４遅延線を構成する。処理は第３図に示すよう
に任意に繰返すことができる。或いはまた、第２加算回
路３４の前直で遅延線区分３３に対する接続点の後に第
５遅延線を設け、遅延線区分３６に対する接続点の後で
次の加算器の前に第６遅延線を設けた第３図による構成
の残響装置も可能である。
時間に等しく、遅延線区分３２の遅延時間は第３遅延線
３５，３６の遅延時間に等しくする。この第３図におい
て、８は第１加算回路を示し、第３遅延線３５，３６の
右側の加算回路が第３加算回路を構成し、この第３加算
回路の右側の遅延時間τ４の遅延線区分と、この遅延線
区分に直列に接続された遅延時間τ３−τ４の遅延線区
分とが第４遅延線を構成する。処理は第３図に示すよう
に任意に繰返すことができる。或いはまた、第２加算回
路３４の前直で遅延線区分３３に対する接続点の後に第
５遅延線を設け、遅延線区分３６に対する接続点の後で
次の加算器の前に第６遅延線を設けた第３図による構成
の残響装置も可能である。
この場合、遅延時間は第２図につき説明したようにして
決定する必要がある。この場合にも、第１図の残響装置
を３個互いに前後に接続した構造の場合よりも記憶位置
の個数が少なくなる・。第２図の右側部分による作動は
第１図における一方の遅延線に当てはめ、第３図の左側
部分による作動を第１図における他方の遅延線に当ては
めることができ、この例を第４図に示す。この第４図に
おいては、遅延時間τ１を有する遅延線が第１遅延線を
構成し、遅延時間τ２の遅延線区分と遅延時間τ１−τ
２の遅延線区分との直列回路が第２遅延線を構成し、こ
の第２遅延線の右方向にある遅延時間τ２の遅延線が第
３遅延線を構成し、第１遅延線と第２遅延線との間の加
算回路が第１加算回路を構成し、第２遅延線と第３遅延
線との間の加算回路が第２加算回路を構成し、第２遅延
線と第２加算回路との間に第５遅延線を設けうる。第２
，３および４図に示す回路は、第１図に示すような装置
を本発明により３個組合せた回路を示すも、第２，３お
よび４図に示す原理に基づき、第１図に示すような装置
を更に多く組合せうること明らかであり、また第２，３
および４図の回路において左右いずれかの装置を省略し
ても本発明の効果が達成されること明らかである。
決定する必要がある。この場合にも、第１図の残響装置
を３個互いに前後に接続した構造の場合よりも記憶位置
の個数が少なくなる・。第２図の右側部分による作動は
第１図における一方の遅延線に当てはめ、第３図の左側
部分による作動を第１図における他方の遅延線に当ては
めることができ、この例を第４図に示す。この第４図に
おいては、遅延時間τ１を有する遅延線が第１遅延線を
構成し、遅延時間τ２の遅延線区分と遅延時間τ１−τ
２の遅延線区分との直列回路が第２遅延線を構成し、こ
の第２遅延線の右方向にある遅延時間τ２の遅延線が第
３遅延線を構成し、第１遅延線と第２遅延線との間の加
算回路が第１加算回路を構成し、第２遅延線と第３遅延
線との間の加算回路が第２加算回路を構成し、第２遅延
線と第２加算回路との間に第５遅延線を設けうる。第２
，３および４図に示す回路は、第１図に示すような装置
を本発明により３個組合せた回路を示すも、第２，３お
よび４図に示す原理に基づき、第１図に示すような装置
を更に多く組合せうること明らかであり、また第２，３
および４図の回路において左右いずれかの装置を省略し
ても本発明の効果が達成されること明らかである。
第１図は既知の残響装置を示す説明図、第２図は本発明
による残響装置の一例を示す説明図、第３図は同じくそ
の他の例を示す説明図、第４図は同じくその更に他の例
を示す説明図である。
による残響装置の一例を示す説明図、第３図は同じくそ
の他の例を示す説明図、第４図は同じくその更に他の例
を示す説明図である。
Claims (1)
- 【特許請求の範囲】 １ 互いに等しい遅延時間を有する第１および第２遅延
線の直列接続回路と、これら第１および第２遅延線間に
設けられた第１加算回路とを具え、この第１加算回路に
第１遅延線の入力信号と第２遅延線の出力信号とを互い
に逆極性で供給するようにし、前記の第１加算回路の出
力端子から前記の第２遅延線と前記の第１加算回路の入
力端子とを経て前記の第１加算回路の出力端子に戻る回
路の利得を１よりも小さくした残響装置において、前記
の遅延線の少くとも一方を第１および第２遅延線区分の
直列接続回路を以つて構成し、残響装置は更に第３遅延
線および第２加算回路を具え、前記の遅延線区分のうち
の一方の遅延線区分を前記の第２加算回路および第３遅
延線と直列に接続し、前記の第３遅延線の遅延時間を前
記の一方の遅延線区分の遅延時間に等しくし、前記の一
方の遅延線区分および前記の第３遅延線の端部であつて
前記の第２加算回路側とは反対側に位置する端部におけ
る信号を互いに逆極性で第２加算回路に供給するように
し、前記の第２加算回路の出力端子から前記の一方の遅
延線区分と前記の第２加算回路の入力端子とを経て前記
の第２加算回路の出力端子に戻る回路の利得を１よりも
小さくしたことを特徴とする残響装置。 ２ 互いに等しい遅延時間を有する第１および第２遅延
線の直列接続回路と、これら第１および第２遅延線間に
設けられた第１加算回路とを具え、この第１加算回路に
第１遅延線の入力信号と第２遅延線の出力信号とを互い
に逆極性で供給するようにし、前記の第１加算回路の出
力端子から前記の第２遅延線と前記の第１加算回路の入
力端子とを経て前記の第１加算回路の出力端子に戻る回
路の利得を１よりも小さくした残響装置において、前記
の遅延線の少くとも一方を第１および第２遅延線区分の
直列接続回路を以つて構成し、残響装置は更に第３遅延
線および第２加算回路を具え、前記の遅延線区分のうち
の一方の遅延線区分を第５遅延線を経て前記の第２加算
回路および第３遅延線と直列に接続し、前記の第３遅延
線の遅延時間を、前記の一方の遅延線区分の遅延時間と
第５遅延線の遅延時間との合計に等しくし、前記の一方
の遅延線区分および前記の第３遅延線の端部であつて前
記の第２加算回路側とは反対側に位置する端部における
信号を互いに逆極性で第２加算回路に供給するようにし
、前記の第２加算回路の出力端子から前記の一方の遅延
線区分と前記の第２加算回路の入力端子とを経て前記の
第２加算回路の出力端子に戻る回路の利得を１よりも小
さくしたことを特徴とする残響装置。 ３ 互いに等しい遅延時間を有する第１および第２遅延
線の直列接続回路と、これら第１および第２遅延線間に
設けられた第１加算回路とを具え、この第１加算回路に
第１遅延線の入力信号と第２遅延線の出力信号とを互い
に逆極性で供給するようにし、前記の第１加算回路の出
力端子から前記の第２遅延線と前記の第１加算回路の入
力端子とを経て前記の第１加算回路の出力端子に戻る回
路の利得を１よりも小さくした残響装置において、前記
の遅延線の少くとも一方を第１および第２遅延線区分の
直列接続回路を以つて構成し、残響装置は更に第３遅延
線および第２加算回路を具え、前記の遅延線区分のうち
の一方の遅延線区分を前記の第２加算回路および第３遅
延線と直列に接続し、前記の第３遅延線の遅延時間を前
記の一方の遅延線区分の遅延時間に等しくし、前記の一
方の遅延線区分および前記の第３遅延線の端部であつて
前記の第２加算回路側とは反対側に位置する端部におけ
る信号を互いに逆極性で第２加算回路に供給するように
し、前記の第２加算回路の出力端子から前記の一方の遅
延線区分と前記の第２加算回路の入力端子とを経て前記
の第２加算回路の出力端子に戻る回路の利得を１よりも
小さくし、前記の第３遅延線を第３および第４遅延線区
分の直列回路を以つて構成し、残響装置は更に第４遅延
線および第３加算回路を具え、前記の第３および第４遅
延線区分のうちの一方の遅延線区分を第３加算回路およ
び第４遅延線と直列に接続し、第４遅延線の遅延時間を
前記の第３および第４遅延線区分のうちの前記の一方の
遅延線区分の遅延時間に等しくし、前記の第３および第
４遅延線区分のうちの前記の一方の遅延線区分および第
４遅延線の端部であつて前記の第３加算回路の側とは反
対側に位置する端部における信号を互いに逆極性で第３
加算回路に供給するようにし、前記の第３加算回路の出
力端子から前記の第３および第４遅延線区分のうちの前
記の一方の遅延線区分と前記の第３加算回路の入力端子
とを経て前記の第３加算回路の出力端子に戻る回路の利
得を１よりも小さくしたことを特徴とする残響装置。 ４ 互いに等しい遅延時間を有する第１および第２遅延
線の直列接続回路と、これら第１および第２遅延線間に
設けられた第１加算回路とを具え、この第１加算回路に
第１遅延線の入力信号と第２遅延線の出力信号とを互い
に逆極性で供給するようにし、前記の第１加算回路の出
力端子から前記の第２遅延線と前記の第１加算回路の入
力端子とを経て前記の第１加算回路の出力端子に戻る回
路の利得を１よりも小さくした残響装置において、前記
の遅延線の少くとも一方を第１および第２遅延線区分の
直列接続回路を以つて構成し、残響装置は更に第３遅延
線および第２加算回路を具え、前記の遅延線区分のうち
の一方の遅延線区分を第５遅延線を経て前記の第２加算
回路および第３遅延線と直列に接続し、前記の第３遅延
線の遅延時間を前記の一方の遅延線区分の遅延時間と第
５遅延線の遅延時間との合計に等しくし、前記の一方の
遅延線区分および前記の第３遅延線の端部であつて前記
の第２加算回路側とは反対側に位置する端部における信
号を互いに逆極性で第２加算回路に供給するようにし、
前記の第２加算回路の出力端子から前記の一方の遅延線
区分と前記の第２加算回路の入力端子とを経て前記の第
２加算回路の出力端子に戻る回路の利得を１よりも小さ
くし、前記の第３遅延線を第３および第４遅延線区分の
直列回路を以つて構成し、残響装置は更に第４遅延線お
よび第３加算回路を具え、前記の第３および第４遅延線
区分のうちの一方の遅延線区分を第３加算回路および第
４遅延線と直列に接続し、第４遅延線の遅延時間を前記
の第３および第４遅延線区分のうちの前記の一方の遅延
線区分の遅延時間に等しくし、前記の第３および第４遅
延線区分のうちの前記の一方の遅延線区分および第４遅
延線の端部であつて前記の第３加算回路の側とは反対側
に位置する端部における信号を互いに逆極性で第３加算
回路に供給するようにし、前記の第３加算回路の出力端
子から前記の第３および第４遅延線区分のうちの前記の
一方の遅延線区分と前記の第３加算回路の入力端子とを
経て前記の第３加算回路の出力端子に戻る回路の利得を
１よりも小さくしたことを特徴とする残響装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL7903196A NL7903196A (nl) | 1979-04-24 | 1979-04-24 | Inrichting voor kunstmatige nagalm. |
| NL7903196 | 1979-04-24 |
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| Publication Number | Publication Date |
|---|---|
| JPS55144299A JPS55144299A (en) | 1980-11-11 |
| JPS5953559B2 true JPS5953559B2 (ja) | 1984-12-25 |
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Family Applications (1)
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|---|---|---|---|---|
| WO2019198591A1 (ja) | 2018-04-13 | 2019-10-17 | 東京応化工業株式会社 | クラッディング用組成物、及び金属／樹脂接合部材の製造方法 |
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