JPS59501609A - 並行処理プロセッサの非同期式の速度に依存しない回路網におけるノ−ドとしての５ポ−トモジュ−ル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 並行処理プロセッサの非同期式の速度に依存しない回路網におけるノートとして の５ポートモジユール関連するアメリカ合衆国特許出願 本件出願に直接または間接的に関連するアメリカ合衆国特許出願は、 Ｊ　、　Ｒ、Ｗｉｌｓｏｎ　ｅｔ　ａｌによって１９８２年９月２日に出願され 、°゛並行処理プロセッサの非同期式の速度に依存しノな（゛回路網におけるノ ードとしての５ポートモジユールのための４路アービタスイツチ″と題された出 願番号４１４．０７０と、 Ｊ　、　Ｒ９Ｗｉｌｓｏｎ　ｅｔ　ａｌによって１９８２年９月２日に出願され 、゛並行処理プロセッサの非同期式の速度に依存しない回路網におけるノードと しての５ポートモジユールのための４路アービタスイツチ″と題された出願番号 ４１４．０６９とである。

旦ｑｏと１１− 発明の分野 この発明は非同期式の速度に依存しないノードの回路網に関し、より特定的には 、各々のノードがアービタおよびセレクタスイッチの５ポートモジユールから構 成された回路網に関するものである。

及工」１１五」己り 非同期式の速度に依存しない回路または回路網は、アービタ遅延が回路動作に影 響を及ぼさないような回路または回路網である。アービタスイッチは、２つの異 なる入力ポートの１つから非同期式の伝送を受信し、そしてそのメツセージを非 同期式の態様でその出力ポートに転送するスイッチまたはノードである。そのよ うなアービタスイッチは、Ｃ１ａｒｋのアメリカ合衆国特許４，２５１，８７９ および１９８１年１２月１０日に出願された３ｏ１ｔｏｎ　ｅｔ　ａｌのアメリ カ合衆国特許出願番号３２９，４２４において開示され、それらの双方はこの発 明の譲受人に譲受された。

セレクタスイッチは、その入力ボート上のメツセージを受信し、そして受信され るべき直列の伝送における第１のビットに従って２つの出力ポートの１つにそれ を伝送するスイッチである。そのようなセレクタスイッチは、Ｃ１ａｒｋのアメ リカ合衆国特許４，２３７，４４７および１９８１年１２月１０日に出願された ３ｏ１ｔｏｎ　ｅｔ　ａｔのアメリカ合衆国特許出願３２９，４２３において開 示され、それらの双方はこの発明の譲受人に譲受された。これらの２つのスイッ チを使用することによって、双方がこの発明の譲受人に譲受された１３ａｒｔｏ ｎ　ｅｔ　ａｌのアメリカ合衆国特許４，３０７．４４６および１９８１年７月 ７日に出願されたＨａ（１ｅｎｍａｉｅｒ　ｅｔ　ａｔのアメリカ合衆国特許出 願２８１．０６５において説明されているような様々な形状で創作され得る。

上述の形式のような回路網において、メツセージを他方のノードに伝送すること を要求するノードは、各々のノード間の経路を確立するその伝送を開始し、メツ セージの終了の信号が行先によって受信され、そしてメツセージの終了の信号の 肯定応答が出所への経路の種々のスイッチを介して伝送されて戻るまで、その経 路はその伝送のために専用される。

上述のＢ　ａｒｔｏｎおよびＣ１ａｒｋの特許において、メツセージの終了の信 号が行先に到達しそしてメツセージの終了の肯定応答が出所に伝送されて戻るま でに要する時間のために、そのような専用経路は、異なる伝送経路を確立するた めに回路網をフリーにする際に遅延を引起こした。さらにまた、もしも確立され た経路における特定のスイッチが、メツセージの終了の信号あるいはその応答す る肯定応答信号に応答することができないならば、他のノードによる伝送は無限 にブロックされる。こ９発明のスイッチは、過度に長期間伝送経路がブロックさ れれば、その所望の行先に対する伝送経路をどのノードもブロックしないような スイッチである。

上述のＨａｇｅｎｍａｌｅｒの出願は、主に最も近い隣接する通信に適用される 並行処理プロセッサの特定の回路網に関する。この回路網において、各々のプロ セッサ記憶モジュールは、各々のノードが３つのセレクタスイッチおよび３つの アービタスイッチから形成された六角形の回路である３つのノードから形成され たボートによって回路網格子に結合される。そのような各々のノードは、せいぜ い３つの専用されたメツセージ経路を取扱うことができ、さらにしばしば、それ はたった１つである。少数の経路が異なるプロセッサ間で確立された後に、回路 網における他の出所がそれらの行先の１つに対する伝送経路を確立することは益 々困難になってくる。

上述のＢｏｌｔｏｎ　ｅｔ　ａｌの出願のスイッチに対するクリア信号の提供は 、一定の範囲にわたって有効な伝送経路を自由にした。しかしながら、どの特定 のポートも１組の同時伝送経路のみを取扱うことができた。

そのために、いくつかの異なる伝送経路を調整することができる並行処理プロセ ッサの非同期式の回路網のためのポートを提供することがこの発明の目的である 。

経路に沿った特定のメツセージの伝送の期間中に連続的に専用されないいくつか の伝送経路を有する非同期式の回路網のポートを提供することがこの発明の他の 目的である。

さらに、回路網における特定の経路が適正に動作していないことが判断されたと きに、クリアされまたはリセットされるいくつかの伝送経路を有する非同期式の 回路網のポートを提供することがこの発明の他の目的である。

１１へ１１ 上述のこの発明の目的を達成するために、この発明は並行処理プロセッサの非同 期式の速度に依存しない回路網におけるノードとしての５ポートモジユールに関 し、モジュールの各々のポートは、入力セレクタスイッチおよび出力アービタス イッチを含み、各々のセレクタスイッチは出力アービタスイッチ（それ自身のポ ートと関連するアービタスイッチを除く）の各々に対する複数の出力チャネルを イ１する。各々のセレクタスイッチは、非同期式の速度に依存しないメツセージ において受信された開始ピッ１〜に従−〕で、特定の出力チャネル（アービタス イッチ）を選択させられる。この方法で、調節され得る同時メツセージの平均数 がより少ないけれども、この発明のモジュールは、ノードをブロックすることな く５つに及ぶ同時非同期式メツセージ伝送を調節することができる。各々のアー ビタおよびセレクタスイッチにはノードのブロックが発生する特定の伝送経路を 形成する対応するアービタおよびセレクタスイッチをリセットするクリア信号に 応答する回路が設けられる。

この発明の特徴は、各々のポートが残りの出力ポートの各々のアービタスイッチ ごとに、複数の出力チャネルを有する１個の入力セレクタスイッチを含む非同期 式の速度に依存しない回路網のための多重ポートモジュールにある。

図面の簡単な説明 この発明の上述のそして他の目的、特徴および長所は、以下の明細書の考察から 容易に明白となるであろう。

第１Ａ図および第１Ｂ図は、先行技術の回路網とそれに応答するノードとを表わ す図である。

第２Ａ図はこの発明の多重ポートモジュールの概略図である。

第２Ｂ図はこの発明を使用する非同期式の速度に依存しない回路網の全体図であ る。

第３Ａ図はこの発明に使用されるメツセージフォーマットを表わす図である。

第３Ｂ図はこの発明に使用されるチャネルを表ねり図である。

第４図はこの発明のセレクタスイッチの詳細を示す図である。

第５図はこの発明に使用されるアービタスイッチの全体的なブロック図である。

第６八図ないし第６Ｄ図はこの発明のアービタスイッチの詳細を示す図である。

発明の全−的な１ この発明の４路アービタおよびセレクタスイッチを使用することの長所は、その ようなスイッチを使用する並行非同期式回路網を先行技術の対応する回路網と比 較することによって説明される。そのような先行技術の並行回路網は第１Ａ図に 描かれ、各々のプロセッサ記憶モジュール１０は、速度に依存しないアービタお よびセレクタスイッチの六角形の形状１１から形成される最も近い隣接したスイ ッチング回路網によって共に結合される。第１Ａ図において、３つの六角形の形 状１１は対応するプロセッサ記憶モジュール１０を回路網に結合するように要求 される。各々の六角形の形状のより詳細な図は、第１Ｂ図に描かれ、３つのアー ビタスイッチ１２および３つのセレクタスイッチ１３が使用されている。これら のアービタおよびセレクタスイッチは、２路スイツチである。第１Ｂ図において 、そのような六角形の形状は３つの異なる出所がら伝送を受信し、３つの異なる 行先に伝送を与え、そしてこのために３つのそのような形状は、各々のプロセッ サ記憶モジュールを回路網の方形マトリックスタイプにおけるその４つの最も近 い隣接するものに結合することが要求される。

第１Ｂ図において六角形の形状は、六入力およびＡ出力が双方向性のポートその 他を形成する３つのポートモジュールを表わす。

先行技術からの区別として、この発明は４路アービタおよびセレクタスイッチを 使用し、それらが結合されて５路ポートを形成する態様は第２Ａ図に示され、５ つの４路セレクタ２３は別々の非同期式メツセージを受信して５つの４路アービ タスイツチ２２の１つに転送し、制限は、与えられたポートに対する入力受信セ レクタはそのメツセージをそのポートに対する対応する出力アービタに転送する ことができないということである。最も近い隣接したマトリックスタイプの回路 網は、第２Ｂ図に描かれるように実現される。

この発明の４路アービタおよびセレクタスイッチによって、選択することができ る出力ポートの数は２つだけなのて゛、入力してくるメツセージの最初のビット のみが必要とされる先行技術の２路セレクタスイツチから区別されるように、入 力しでくるメツセージの最初の２ビツトが適当な出力ポートを選択するように要 求されることが評価されるであろう。

より重要なことは、先行技術から区別されるように、特定の出力ポートのアービ タが他方のポートによるメツセージ伝送のために既に選択されていないならば、 ノードをブロックすることなく、特定の入力ポート上の入力して（るメツセージ がどの出力ポート（その対応するポートを除く）を選択することができるという ことは第２Ａ図から評価されるであろう。

先行技術の回路網に関して、ノード間の伝送は非同期式であり、４路セ１ノクタ スイツチの各々によるスイッチングが伝送されるメツセージの経路指定フィール ドにおける最初の２ビツトによるものであるということを除いて、直列の態様に おけるものであり、メツセージおよびその経路指定フィールドがセレクタスイッ チを介して通過するにつれてビットは取除かれる。このように、経路指定フィー ルドは、それが回路網を通過するにつれてメツセージに対する経路指定マツプと して役立つ。そのような直列伝送を調整するために、プロセッサ間のデータ転送 および各々のモジュールのメモリは通常並列の態様にあるので、第２Ｂ図のプロ セッサ記憶モジュール２０の各々には並列−直列バッファレジスタを含む対応す る通信インターフェイス２０ｂが設けられる。

メツセージ伝送のフォーマットは、第３Ａ図に描かれ、そしてデータフィールド か後に続き、その後メツセージ終了信号が続く経路指定フィールドによって（右 から左へ）開始される。各々のスイッチ間のインターフェイスは、第３Ｂ図に描 かれ、反対方向の伝送のための各々のポートによって２つのそのようなインター フェイスが要求されることが理解される。各々のインターフェイスは信号回線の データグループと信号回線のクリアグループとを含む。

第３Ｂ図に描かれるように、データグループは順方向における３つの信号回線、 すなわち’Ｔ”（真）、”Ｆ”（偽）、そしてメツセージ終了信号を発生する” Ｅ″′（終了）から構成される。逆方向において、データグループはまた、各々 のデータキャラクタの伝送を肯定応答する°゛ＶＥＦＶＥＦ王″終了、偽、真） を含み、非同期式伝送を調整する各々のスイッチ間の肯定応答が要求される。

信号回線のクリアグループは、順方向信号“Ｃ゛（クリア）および逆方向信号” ＶＣ”（不在クリア）を使用する。

メツセージ伝送の完了を妨げる誤動作のために伝送経路がブロックされた場合は 、信号のクリアグループは１またはそれ以上の伝送経路をクリアしまたはリセッ トするために使用される。システムは、まだ発生していない場合くしかし結局は 発生する）と決して発生しない場合とを区別することができないので、“クリア な″特徴を除いて、どのような純粋の非同期式システムもパブロック″され得る 。このように、必要とされる伝送経路が゛°ブロック″されたことをいずれかの 伝送プロセッサが判断したときはいつでも、そのプロセッサは回路網を介して経 路をクリアするクリア信号を発生する。そのクリア信号によって転換されたメツ セージは、結局それらの送信によって再度伝送される。

ｍと１１２Ｌ肢Ｊ− 非同期式の速度に依存しない回路網の動作を調整するために、回路網における各 々のノードまたはセル間の°゛初期手順゛プロトコールが使用される。すなわち 、信号は回路網における伝送ノードから次のノードへの回線上に配置され、送信 ノードおよび受信ノード間のバスまたはチャネルを表わす第３Ｂ図に示されるよ うに次のノードが肯定応答信号を受信した信号に肯定応答するまでそれはそこに 留まる。さらに、いくつかの種類の信号は、ノードまたはセルを受信することに よって検出されるために送信されなければならないということは第３Ｂ図から認 識されるであろう。

すなわち、もしも゛１″ビットが送信されるべきならば、信号は真回線１１　Ｔ 　ＩＩ上に配置され、そしてもしも“０”ビットが伝送されるべきならば、信号 は偽回線”　Ｆ　”上に配置される。メツセージの最後で、信号はメツセージ終 了回線°“Ｅ　”上に配置され、これらの信号の各４番よ、その信号に肯定応答 するように不在、終了、偽、真回線ＶＥＦＴ上に配置された復帰信号によって肯 定応答されなければならない。

非同期式の速度に依存しない伝送を調整する特定の回路は、本質において、入力 が互いに一致せず、しかしそれらが同じ値を含むときはいつでも入力の状態に向 って切換える限り、その前の状態を維持するメモリまたはラッチタイプの装置で あるいわゆる一致ゲートすなわちＣ−エレメントである。種々のタイプの一致ゲ ートは、純粋の一致ゲート、一致および能動化ゲート、そして一致およびクリア ゲートとして創作され１ｑる。そのようなゲートは上述のＣ１ａｒｋの特許およ び上述の３０１ｔＯｎの出願において詳細に描かれ説明されており、それらはこ の発明のアービタおよびセレクタスイッチにおいて数多くの方法で使用されてい るが、ここではこれ以上説明はしない。

上述のＢａｒｔｏｎ　ｅｔ　ａｌの特許において示されたように、完全な回路網 はアービタスイッチまたはセレクタスイッチによってのみ創作され、しかし２双 向牲伝送が要求されるときには双方使用するのが好ましい。この発明のアービタ およびセレクタスイッチがそのような回路網に適用され得る一方で、以下に説明 される特定の実施例は、入力ポートが、対応する出力ポートを形成するアービタ スイッチの各々と特定的に結合するセレクタスイッチであるようなこの発明の５ ボートモジユールに対し特に適用される。このために、５ポートモジユールに入 力し出力される外部信号回線に加えて、５ポー［・モジュール内に他の信号回線 が存在する。さらに、アービタスイッチは、速度に依存せずしかしそれにもかか わらず５ポートモジコールの非同期式機能に影響を与えないいくつかの信号回線 を含んでいく、。

非同期式回路網に対する一致ゲートの初期手順機能は、以下の態様で達成される 。一致ゲートは２つの人力を有し、その１つはＬ述のゲー１−からのものであり 、他の入力信号は次のゲートの反転された出力信号である。前のゲートからのバ ーｒの信号が存在しないときに、電流ゲートの出力はローになる。ハイ信号が前 のゲートから受信されたときに、次のゲートの反転された出力はまたハイになり 、電流ゲートはハイレベルに切換わり、イしてその反転された出力は、信号の受 信に対し肖定応答するために前のゲートに伝送されるローレベル信号に切換ねる 。これは先行するゲートからの出力信号をローにする。同時に、後続のゲートは ハイの出力信号を発生し、その出力信号の反転は、その出力信号をローに変換す る電流ゲートその他に与えられる。

ぶ−レクタスイッチ 第４図を参照すると、セレクタスイッチが描かれている。

そこに示されるように、スイッチは入力してくる信号を受信し、そしてチャネル ２９上に不在または肯定応答信号を伝送し、そしてこれらの信号を４つの別々の チャネル３０゜３１、３２および３３へ、かつそれらから転送する。上述のよう に、セレクタは最初に入力してくる２ビツトをデコードし、どの出力チャネルが 選択されるべきかを決定しそしてこれらのビットは放棄される一方で、残りの経 路指定メツセージおよびその対阿するデ、−タフィール１：お辷び終了信号はす べてのチレネルに伝送される。そのため、う１−もビットが各々偽また−ま輿で あれば、メツ゛２−ンの先■ヒツトは第４図の一致グー’−’　０１または１０ ４にラッチされる。そのビットが肯定応答された後に、それは一致ゲート１０２ または１０５にロードされる。これはその後、一致ゲート１０３および１０６を 能動化してメツセージの第２のビットを適当なゲートにワードさせる。第２のビ ットが肯定応答された後に、２つのごットは、セしノクタにおける４つの一致ゲ ート１０７ないし１１０の１つを能動化するのに使用される。能動化された一致 ゲートはその後、一致ゲート１０１ないし１０６を不能化し、そしてメツセージ の残りの伝送期間中にアクティブに保持される。能動化された一致ゲートは、メ ツセージの終了ビット”　Ｅ　”が、伝送の受信のために選択された対応するア ービタによって受信されるまで、それ自身をクリアしない。

肯定応答ＮＯＲゲート１１２は、メツセージの１ビツトが受信されまたは受信機 が他方のビットを受信することが可能な以前の状態の信号を発生する。それはメ ツセージの第１および第２の先端ビットの受信および記憶と、選択されたアービ タによる後続のビットの受信とによって始動される。

第４′図のセレクタ回路は２つの動作状態、すなわち遊びと使用中とを有してい る。もしも、クリア信号を受信したときにセレクタが遊び状態にあれば、セレク タによるクリア信号の肯定応答が不在または肯定応答信号の送信ノードへの伝送 によってなされるということを除いて何事も起こらない。これはＮＯＲゲート１ １１および１１２［１１達してＡＮＤゲート１１３によって完成される。もしも 、クリア信号が受信されたときにセレクタが使用中であれば、そのとぎは一致ゲ ート１０１ないし１０６はクリアされる。

クリア信号はその後、経路における選択されたアービタに送信される。そのアー ビタによるクリア信号の肯定応答のときに、保持一致ゲート１０７ないし１１０ はクリアされる。この動作は、ゲート１１１ないし１１２への入力がすべてＯで あることを確保し、セレクタがクリアされたことを示している。この状態が発生 したときに、ＮＡＮＤゲート１１３はクリア信号の受信に肖定応答し、そしてこ れはクリア信号の送信を停止させるために伝送ノードに信号を上述のように、各 々の入力ボートセレクタは、種々の出力ポートアービタに対するそのすべての出 力経路の上に入力してくるデータおよび関連する情報を配置し、その後経路指定 データの最初の２つのビットに従って選択された特定のアービタに信号を送信す る。そのようなアービタスイッチは、第５図において概略的にブロック図で示さ れ、そのすべてが同一のアービタを要求する４つの異なるセレクタ出力間で選択 するアービトレーション論理３５と、選択されたセレクタからデータおよび関連 情報を受信しかつ回路網における次のノードに伝送するマルチプレクサ３６と、 クリア論理３７とを含む。

第５図におけるアービトレーション論理３５は第６Ａ図においてより詳ｍｌに描 かれている。第６Ａ図のアービトレーション回路はアービタスイッチの明瞭な部 分である。それは、４つのメツセージのどれがアーとり人力にＲ初に到着したか を判断するのに使用される。通常の動作条件下においては、一致ゲート３０３お よび３０５への入力の１つにおける信号の存在は、メツセージが到着したことを 示ず。

一致ゲート３０５の出力は゛真″になり、ＮＡＮＤゲート３０６の出力を偽“に する。ＮＡＮＤゲート３１３の出力は“真″となり、ＮＡＮＤゲート３３３を゛ 偽″にする。

ＮＯＲゲート３３５はその後真″に駆動され、メツセージが現われたチャネルに 対する選択を断定する。

１以上のメツセージが同時に到着したときに、交差結合されたＮＡＮＤゲート３ ０６および３１２．３２５および３３１．３３３および３３４からもたらされる アービトレーションの２つのレベルは、どの信号が最初に到達１）だかを決定す る。どの信号も他の信号に対する固有の優先順位を有していない。信号に割当て られた唯一の優先順位は、それらの到着順位の結果である。結局、すべてのメツ セージはアービタスイッチを介して送信される。

信号ＡないしＦを発生するのに使用される論理要素の機能は、２重折返し型であ る。それらは、終了ビットが受信されその後７−ビタスイツチと通信するセレク タにおける保持一致ゲートをリセットするときに、交差結合されたＮ△Ｎｏゲー トの出力が変化することを防ぐ。終了ビットがアービタスイッチに記録されなく なるまで、この論理はアービトレーション回路の状態を変化させる。

エツジ検出論理（ゲート３０３−３０５．３０９−３１１．３２２−３２４およ び３２８−３３０）は、異常な動作状態下において使用される。もしもこの論理 への入力が゛真″となり、そしてその後、そのレベルにおいて“固定″に維持さ れるならば、この論理は、１つのチャネルが永続的に選択されないように交差結 合されたＮＡＮＤゲートに対する入力を不能化するのに使用される。チャネルは 、クリア信号が初めて受信されるまで永続的に選択されるであろう。クリア信号 が受信されたときに、″″固定チャネルは永続的に再度選択される。

第５図のマルチプレクサ回路３６は、第６Ｂ図により詳細に描かれている。この 回路は、アービタスイッチに対する４つの入力チャネルを１つの出力チャネルに 結合するのに使用される４つの論理要素（５０１，−５０４，５０５−５０８， ５０９−５１２および５１３−５１６）の４つの同一の組を有している。４つの 各々のセットは、第６Ａ図のアービトレーション回路からの異なる選択回線によ って能動化される。セットの出力は、ＮＯＲゲート５１７とＮＡＮＤゲート５１ ８および５１９との方法によって結合される。これらのゲートの出力は、記憶要 素一致ゲート５２３−５２５に記憶される。チャネルの１つが能動化されたとき に、メツセージビットは記憶要素に多重化され、そしてＮＯＲゲート５２９．イ ンバータ５３０．４つの肯定応答ＡＮＤゲート５０１，５０５，５０９および５ １３の１つを介して肯定応答され、そしてその後、伝送セレクタに戻される。

第５図６クリア論理３７は第６Ｃ図および第６Ｄ図に明瞭に詳細に示されている 。出力スイッチが３つの状態、すなわちアービタ遊び、アービタ使用中かつ能動 チャネル上でクリア信号受信、アービタ使用中かつ選択されしかし不能チャネル 上でクリア信号受信のうちの１つであるときに、クリア信号は発生し得る。３つ のすべての場合に、クリア信号の受信は同一の態様で生じる。クリア信号はアー ビタへの入力チャネル上において受信され、そしてそれは、チャネルに依存する 第６Ｃ図のクリア一致ゲート２０３，２０９．２１５および２２１への入力であ る。アービタがクリア信号を受信するためには、前のセレクタは使用中でなけれ ばならない。これは、クリア一致ゲートが能動化されそしてクリア信号がクリア 記憶一致ゲート２０５，２１１゜２１７および２２３の出力上に現われることを 意味する。

もしもアービタが遊びであるならば、そのときは第６Ｄ図のＮＯＲゲート４０４ の出力は゛真″となり、これは一致グート４２６の出力を、それ自身をクリアす るようにアービタに強制する真”にする。

もしもアービタが使用中でありかつクリア信号が能動チャネル上で受信されるな らば、そのときはＮＡＮＤゲート４１１の出力は前の場合と同一の効果を有する ゛真″となる。

もしもアーと夕が使用中でありかつクリア信号が選択されしかし不能であるチャ ネル上で受信されたならば、そのとぎはＮＡＮＤグー１〜４２１の出力は“真” となる。ＮＡＮＤゲート４２２の出力は順番に゛偽″となる。これはその先端ビ ットが回路網からクリアされたメツセージの残りを除去するのに使用される放棄 回路を能動化する。この回路は第６Ｂ図の論理ゲート５２６−５２８から構成さ れる。

その図において、ＮＡＮＤゲート５２６はアービトレーション論理において終了 ビット検出を゛だます″のに使用される。これは、アービトレーション論理が状 態を変えさせられる前に完全なメツセージが回路網からクリアされることを保証 するために実行される。ＮＯＲゲート５２７および５２８は、記憶一致ゲート５ ２３−５２５がクリア信号を受信すると直ちにクリアされるので、通常の肯定応 答プ［コセスをバイパスするのに使用される。メツセージの終了ビットが受信さ れたときに、セレクタスイッチが終了ビットの伝送を停止するまで、それは検出 され、肯定応答され、そしてアービタスイッチの残りのクリアを禁止するのに使 用される。終了ビットが一旦放棄されると、第６Ｄ図の一致ゲート４２６は能動 化され、そしてアービタの残りはクリアされる。

３つのすべての場合において、アービタスイッチが一旦クリアされると、第６Ｂ 図のＮＯＲゲート５３１へのすべての入力は°“偽″となり、そしてＮＡＮＤゲ ート５３２へのすべての入力は°°真″となる。これらの状態が一旦“真″にな ると、クリア信号は経路における次のセレクタに伝播させられる。

速度に依存しない回 この発明の５ポートモジユールは速度に依存しないブラックボックスとして機能 するが、回路は速度に依存する要素を含んでいる。速度に依存する要素が５ポー トモジユールの動作に逆に影響を及ぼさないことを保証するために注意が払われ なければならない。速度依存の発生のすべては、２つのカテゴリーすなわち一致 ゲートにおける゛フィードバック″および信号が同一の論理に到達するために異 なる２つの経路を通過する単純な競合状態の１つに分類され得る。

枯」虹 ５ポートモジユールは、回路網が非同期式でかつ速度に依存しない並行処理プロ セッサのマトリックス回路網における複数のノードの１つして使用するものとし て開示された。モジュールの各ノンのポー１〜には入力セレクタスイッチお上び 出力アービタスイッチが設けられている。各々のセレクタスイッチには、それ自 身のポー１−と関連するものを除いてアービタスイッチの各々に結合するための 複数の出力チャネルが設けられている。この態様において、いくつかの同時非同 期式メツセージ伝送は、ノードをブロックすることなくノードによって取扱われ る。これらのスイッチの各々は、そのスイッチをリセットするクリア信号をｔ　 （ｇし、そして特定のスイッチにおける誤動作のために特定の伝送経路がブロッ クされることを判断する。もしも遊びセレクタスイッチによってクリア信号が受 信されれば、それは終了する。もしもセレクタスイッチチャネルのどれか１つが 使用中であれば、セレクタスイッチはリセットされそしてクリア信号はチャネル に沿って対応するアービタスイッチに伝播される。クリア信号がアービタスイッ チによって受信されたときに、それはクリアされあるいはリセットされ、そして クリア信号ｔよ次のノードに伝送される。

この発明の１つの実施例について開示されたが、請求されたように発明の精神お よび範囲から離れることなく、変化と変更がなされ得るということは当業者にと って明白である。

ｒ−ト信号 フレフタ　２／９

Claims (1)

1. 【特許請求の範囲】 １．　デジタル通信回路網にお′けるノードを形成し、２よりも大きい数のポー トを有する多重ポートモジュールであって、 各々のポートごとに１個設けられたいくつかの入力手段と、 各々のポートごとに１個設けられたいくつかの出力手段と、 前記入力手段の各々を、入力手段に応答するポートと関連する出力手段を除いて 前記出力手段の各々に結合する結合手段とを含み、 前記入力手段は、前記出力手段のどれが後続の伝送のために選択されるべきかを 特定する経路指定ビット信号が先行する前記データ信号を受信するようにされそ して選択された出力手段に信号を送信するようにされる選択回路手段を含む、モ ジュール。 ２、　前記選択回路手段の各々は、受信された経路指定信号のビットの第１のセ ットに従って選択を行なうようにされ、前記ビットの第１のセットは、前記いく つかの出力手段のいずれか１つを特定するのに必要なビット数に対応し、前記ビ ットの第１のセットはその後放棄される一方で、残りの経路指定信号およびデー タは後続の伝送のために選択された出力手段に伝送される。請求の範囲第′１項 記載のモジュール。 ３、　前記入力手段の各々は、 外部の出所からクリア信号を受信し、前記選択回路手段をリセットするクリア回 路手段を含む、請求の範囲第１項記載のモジュール。 ４、　前記クリア回路手段は前記クリア信号を選択された出力手段に伝送するよ うにされる、請求の範囲第３項記載のモジュール。 ５、　前記出力手段の各々は、 前記各々の異なる入力手段に結合され、前記各々のデータ信号を受信しかつ行先 への後続の伝送のために受信されるべきデータ信号の第１のセットを選択するア ービトレーション回路を含む、請求の範囲第１項記載のモジュール。 ６、　直列非同期式通信回路網におけるノ・−ドを形成し、２よりも大きい数の ポートを有する多重ボーＣモジュールであって、 各々のポートごとに１個設番ブられＩ；いくつかの入力手段と、 各ｉｚのポートごとに１個設けられたいくつかの出力手段と、 前記入力手段の各々を前記出力手段の各々に結合する結合手段とを備え、 前記入力手段は、前記出力手段のどれが後続の伝送のために選択されるべきかを 特定する経路指定ピッ（〜信号が先行するデータ信号を受信するようにされた選 択回路手段を３４−、モシュー゛ｌ、。 ７．　前記出シフ手段の各々Ｄ・、 前ｔａｇ各々の眉なる入力手仔゛に結合ごれ、前記各々のデータ信号を受信しか つ行先への後続の伝送のために受信されるべきラータ信号の第１のセントを選択 するアービトレーション回路手段を含む、請求の範囲第６項記載のモジュール。 Ｅ５、　前記出力手段の各々は、 結合された入力手段からクリア信号を受信しかつ前記アービ、・レーション回路 手段をリセットするクリア回路手段を含む、請尿の範囲第７項記載のモジュール 。 ９、　笥記りソア回路手段は、前記クリア信号を前記行先に伝送する、；うにさ れる、請求の範囲第８項記載のモジトル。 １０、　前記選択回路手段の各々は、受信された経路指定４８号のビットの第１ のセットに従って選択を行なうようにされ、前記ビットの第１のセットは、前記 いくつかの出力手段のいずれか１つを特定するのに必要なビット数に対応し、前 記ヒツトの第１のセットはその後放棄される一方で、残りの経路指定信号および データは後続の伝送のために選択された出力手段へ伝送される、請求の範囲第６ 項記載のモジュール。