JPS588359A - 還元プロセサの同時処理回路網および処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は抽象化された応用的な！ｉｉコードを用いて
いるプログラムを実行する゛ようにされているディジタ
ルプロセッサに関するものであり、特に等儀式の累進的
な置換によるより高位の関数を減じるようなプロセッサ
に閤するものである。

今日市場にあるほとんどのディジタルコンピュータは依
然としｒ　Ｊ　ｏｈｎ　　ｖｏｎ　　Ｎ　ｅｕｌａｎｎ
によって最初に主張されたタイプのものであり、そして
統いてそれらのコマンドの実行となる。そのようなコン
ピュータをプログラムする際、プログラマは、刺−フロ
ー管理およびコンピュータによって実行されるべきアル
ゴリズムの設計と同様に、記憶１１Ｗを指定する貴任を
有する。コンピュータをプログラムするための最初の高
度なレベルの言語は、繰返して実行されるべきコマンド
のシーケンスを呼出すという性質においては無条件であ
った。

６− プログラムの実行に対して並行処理を行なうという特有
な試みは、データフローあるいはデータ駆動システムの
作成においてであった。たとえば、Ｂ　ａｒｔｏｎ他の
アメリカ合衆国特許、連続番号第３゜９７８．４５２号
において見られる。しかしながら、そのようなシステム
は、依然として高度な並行処理に容易に適合しな、い必
須言語で書込まれたプログラムを実行するように設計さ
れた。

たとえば純ＬＪＳＰのような純粋に・応用的なプログラ
ム′Ｆ！ｉＩ！は、ＦＯＲＴＲＡＮおよびＣ０ＢＯＬの
ような、よりありふれた必須言語とは興なっている。後
者のＣ０ＢＯＬは特定の命令において実行されるべきス
テップのシーケンスを指定し、一方前者のＦＯＲＴＲＡ
Ｎは指定しない、一般的に応用的な言語はＡ　、　Ｃｈ
ｕｒｃｈのラムダ計算法に基づくものであり、非常に簡
潔なものである。しかしながら、それらは記憶を行なう
ものではなく、また変遷に対して感度のあるものではな
い。こうして、ＬＩＳＰのような言語の応用的な実行は
多くの繰返しの特徴を取入れ、またプログラマは依然と
して基本アルゴリズム設計（ｃｆ、、　Ｊ、　ＭＯＣａ
ｒｔｈｙ　　　　ｅｔ　　　ａｌ、　　ＬＩＳＰ　　　
　１．　５　　　　ｐｒｏｇｒａｍｍｅｒａ　　Ｍａｎ
ｕａ＋　、　Ｍ、　　１．　Ｔ、　Ｅｇｒｅｓｓ　、　
ｌ　９６２）と同様に制御フローシーケンスに対して責
任がある。

純ＬＩＳＰに対して読みやすい手段としての特に応用的
な言語は、Ｄａｖｉｄ　　Ａ、　Ｔｕｒｎｅｒ　　（Ｓ
ＡＳ　Ｌ　　Ｌａｎｏｕａｏｅ　　Ｍａｎｕａｌ　、　
Ｕｎｌｖｅｒｓｌｔｙ　　ｏｆａｔ　、　Ａｎｄｒｅｗ
ｓ、　１９７６）　ｋ、Ｊ：＊ｒｌｌＣすｔした３　ａ
ｌｎｔ　　Ａ　ｎｄｒｅｗｓ　　Ｓ　ｔａｔｉｃ　　Ｌ
　ａｎｇｕａｇｅあるいは５ＡＳＬである。この言語は
多くの「コンビネータ」と、また５ＡＳＬ原始コードを
表示法に変換するための根ｌ１ｉｓ機−能とを採用する
ことによって実行されることができる。その表示法にお
いてはバウンド変数は可変−任意の目的コード（Ｄ。

Ａ、Ｔｕｒｎｅｒ　、　　ｒ応用的な言語に対する新規
な実現技術Ｊ　、　３　ｏｆｔｗａｒｅ　−Ｐ　ｒａｃ
ｔｉｃｅ　　ａｎｄ　　Ｅ　ｘｐｅｒｉｅｎｃｅ　、　
Ｖｏｌ、　９　）を生じさせない、この言語は、ネスト
ー能と、たとえ７−ギｌメントの１つが限定されなくて
も応答が戻されるという非厳格な機能とを含んで、より
高位の関数を処理することに対し特に有利である。こう
して、特定のコンビネータにでくわすとき、それは等極
式の累進的な置換によって減じられあるいは評価され得
る。

結果として、２セルのノードはツリー状のグラフとして
メモリ内に記憶される。このグラフでは、いくつかのセ
ルはコンビネータあるいは根ｉ＊ｇｉｍ能・いずれかを
特定し、他のセルは１．値、あるいはポインタ、あるい
は他のセルへのアドレスを特定する。ノードは機能およ
び値の両者を含む。

これらの−能のみが必要であるとして評価されるという
点でプログラムは即時駆動といわれ、それぞれの−能が
、与えられたグラフに対していくつかの機能が終了し他
は農了しないという制約条件に従って互いに独立して評
価され得るという点で言■は完全に一致する。こうして
、そのようなプログラムは、同時にあるいは互いに独立
的に動作している整理編集プロセッサの回路網によって
実行される。このように、プログラマは、ＩＱｌｌフロ
ー管理に対する責任と同様に記憶゛管理の責任か９− らも解放される。

この発明の目的は記憶雪Ｗおよび刺−フロー管理が自−
化されるディジタルプロセッサの改良されたｎｌＩ網を
提供することである。

この発明の他の目的は、バウンド変数が取除かれている
応用的なタイプの言語コードを実行するためのディジタ
ルプロセッサの改良された回路纏を提供することである
。

この発明のさらに他の目的は、ツリー状のグラフとして
メモ°り内に記憶された高位の関数の整層纒秦のための
ディジタルプロセッサの改良されたａｓｓｉを提供する
ことである。

上述の目・的を達成するために、この発明はディ　′ジ
タルプロセッサおよびメモリのａｉｍｓ内に存在する。

そこでは、評価されるべき＊＊の機能がツリー状のグラ
フを作成するために一連のノードの形で記憶され、また
ディジタルプロセッサは、すべてのバウンド変数が取除
かれている応用的な言語を実現するように一連の累進的
な置換によって種々のノードな評価するようにされる。

１０− この発明の特徴は、メモリ内に記憶された応用的７な言
■機能を実現するツリー状のグラフの種々のノードを評
価するための整理編集プロセッサの回路網に存在する。

この発明の上述のおよびその他の目的、利点および特徴
は、図面と関連してなされる以下の詳述から容易に明ら
かとなる。

Ｔ　ｕｒｎａｒ　（上記参照）によって提案された実現
技術は、加算、減算などのような根ａｌ１機能あるいは
コンビネータＳ、に、１などのいずれかである１組の演
算子を採用し、その演算子は、たとえ１−あるいはそれ
以上のそれら゛のアーギュメントが限定されないとして
も、結果を戻すことができるという意味でより高位の非
厳格機能である。

これらのコンビネータは以下のような置換ルールによっ
て形式的に定義される。

Ｓ　ｆｇｘ−＋ｆｘ　　（ｇｘ　） Ｋｘｙ→× Ｙ　ｈ−＋ｈ　　（Ｙ　ｈ） Ｃｆｇｘ→（ｆｘ）。

３　　ｆｇｘ→ｆ（ｏｘ’） ｌｘ→Ｘ　。

Ｕ　　ｆ　　　（Ｐ　　ｘｙ）−’ｒｘｙｃｏｎｄ　　
ｔｒｕｅ　　Ｘ　　ｙ　　→Ｘｃｏｎｄ　　ｆａｌｓｅ
　ｘ　ｙ−＋ｙ゛ここで、−１ｎは常に数字に換算され
る。

Ｓコンビネータは、１アーギユメントＸの２個の関数ｆ
およびＱに適用されるとき、０（Ｘ）に適用されている
関数ｆ（ｘ）となる。Ｋコンビネータは、第２アーギユ
メントの関数として１−のアーギュメントに適用される
とき第１のアーギュメントとなる。■コンビネータは一
致コンピネータである。加えて、Ｓおよびにコンビネー
タの組合せであるＢおよびＣコンビネータのような１の
コンビネータが要求される。Ｐコンビネータは１対とな
っているオペレーションであり、またＵコンビネータは
カリ−（ｃｕｒｒｙ　）オペレーションが７ブストラク
シヨンオペレーシヨンである「アンカリ−（ＵＮＣＵＲ
ＲＹ）Ｊ関数である。他のコンビネータおよびそれらの
定義は上述参照されたＴ　ｕｒｎｅｒの著書において見
られる。

これらの種々のコンビネータの定義は置換ルールとして
作用する。そのルールによって、最終の結果に対する表
示を減じるように累進的な置換によって評価される。置
換ルールはその後、コンパイラのタイプを形成するよう
に働く。そのコンパイラのタイプによって、評価される
べき表示は機械操作コードに１訳されることができ、こ
の発明は整理編集プロセッサおよびＴ　ｕｒｎｅｒによ
って記述されたタイプの実用的な７０グラム言語を実行
するための操作コードに向けられる。

この発明の整理編集プロセッサがいかに動作するかの簡
単な例は第１Ａ図、第１Ｂ図、および第１Ｃ図に図示さ
れる。この例示は表示の評価、すなわち２のサクセッサ
に対するものであり、そこではサクセッサ関数は５ｕｃ
ｘ−１＋ｘとして定義される。これはコードＣｌ２（ｐ
ｌｕｓ　　１）にコンパイルし、そこではＣおよび■は
上述された２個のコンビネータである。この発明の整理
編集プロセッサは次第にこの表示を以下のように変換す
る。

１３− １　　（ｐｌｕｓ　　１　）　２　　ｕｓｌｎｏ　ｔｈ
ｅ　　　Ｃ−ｒｕｌｅｐｌｕｓ　　１　２　　　　　ｕ
ｓｉｎｇ　ｔｈｅ　　　ｔ　−ｒｕｌｅ３　　　　　　
　　　　　ｔｌａｌｎ（ｌ　ｔｈｅ　　　ｐｌｕｓ　ｒ
ｕｌｅ　。

この発明では、種々のプログラムあるいは評価されるべ
き表示のシーケンスは、各セルが値、ポインタ、コンビ
ネータあるいは根源語機鐘のいずれかを含む２セルノー
ドを組込んだグラフとしてメモリ内に記憶される。第１
Ａ図は複数個のそのようなセルを示し、そこには上記の
コンパイルされた表示コードが記憶され、またそこでは
矢印がポインタを表わしあるいは関連あるセルへアドレ
スする。第１Ｂ図は上記与えられた最初の変換後の記憶
セル配列を図示する。第１Ｃ図は上記規定された第２の
変換後のセル配列を図示する。第１Ｄ図は最終的な結果
を備える第３の変・換後の記憶セル配列を図示する。

このように、着信表示は、機能的な応用を表わしている
ノードを備える２道ツリーとして記憶されるコンビネー
ションへ変換される。この発明の整理編集プロセッサは
、その後結果が達成される１４− まで順次変換して表示を評価してゆく。さらに、上記に
示されたように、異なった表示は、各々が同時にプログ
ラムの興な）た部分をあるいは異なったプログラムを評
価しあるいは実行するというようにプロセッサの回路網
を調節するように、互いに独立しであるいは同時に評価
され得るということが理論的に示され得る。

この発明の整理編集プロセッサの機能は、第１八図ない
し第１ＤＩ％ｌｌＪが例示にすぎないＳ−にグラフを減
することである。これらのグラフは上述された重要な胃
換ルールのために参照される。この整理編集は一遍の出
力値あるいは関数となる。そのような整理編集のシーケ
ンスの結果は、整理編集が実行される順序とは無関係で
あり、与えられるグラフに関していくつかの整理編集順
序が終了するのに対して他は終了しないという制約条件
に従属する。こうして、整理編集は通常、いかなる順序
でも達成されることができ、容易にそのような１１理編
集プロセッサの同時回路網に役立つことができ、それら
の１個あるいはそれ以上は同一のグラフ上で動作し、そ
のような場合整理編集計画はマルチスレッド整理編集計
画として参照される。

この発明は正規順序整理編集として知られるシングルス
レッド整理編集計画を用い、そこでは各ステップにある
整理編集ルールの一番左の実例が評価される。この整理
編集プロセッサはグラフの左のサブツリーを、それがオ
ペレータにでくわすまで横切る。適当な整理編集ルール
が応用され、変換されたグラフの左のサブツリーは再び
横切られる。

この発明の一実施例は第２Ａ図に図示される。

そこでは整理編集プロセッサ１０はインターフェイス１
３を経由して外界と順に通信するメモリ１２と連結する
。プロセッサ１０は以下により詳しく記述されるように
、制御セクシヨン１４とデータセクション１５とから構
成される。

この発明の整理編集プロセッサがそのようなプロセッサ
の回路網内に採用されないとき、第２Ｂ図に示されるよ
うな２個のプロセッサで、その両者がインターフェイス
１３を経由して外界と順に通信するメモリ１２と通信し
ているものを採用することが望ましい。２つのプロセッ
サの実施例の機能は、両方のプロセッサの出力をモニタ
することを考慮すること、またそれらが一致しないなら
一エラーを示すことである。

各プロセッサと関連したメモリの機能は、プロセッサに
よって減じられるべきものであるグラフのノードを記憶
することである。プロセッサはメモリからノードを取除
き、それらを備える種々のオペレージジンを達成する。

プロセッサは、またメモリ内に新しいノードを作成する
ことができ、また以下により詳細に記述されるように使
われないものを１１１８することができる。

整理編集の過程のときにはいつでも、Ｓ−にプロセッサ
のノードメモリはノードの３つの範鴫を含む。減じられ
ているグラフを構成するノードと、「フリーリスト」　
（使われないノードの連結されたリスト）上のノードと
が存在し、また放棄されたノードが存在する。整理編集
の閣、フリーリスト上のノードは必要とされるグラフへ
統合される。

１７− 他のノードおよびノードのグループはグラフがら分離さ
れ、放棄されたノードとなる。「不要情報収集」はこれ
らの放棄されたノードを見つけ、そして、これらをフリ
ーリストへ戻す工程である。

このプロセッサにおいては２つの不要情報収集計画が用
いられる。マーク走査および基準カウントアルゴリズム
が存在する。マーク走査は、グラフを横切り、かつ、す
べての入手可能なノードをマークすることによって実行
される。マークフェーズが完了されるとき、ノードメモ
リは走査される（メモリ内のすべてのノードは読取られ
る）。

走査中に見つけられたマークされないノードはフリーリ
ストへ戻される。マーク走査の欠点は、全体のグラフが
マークされなければならなく、また全体のメモリが走査
されなければならないということである。このことは非
常に多くの時間を必要とし、プロセッサのオペレーショ
ンにおいて休止を生じさせる。

基準カウントアルゴリズムはそのノードを指している他
のノードの数のグラフ内の各ノード内に１８− あるカウンタを１持することによって−く。ノードに対
するｌＩｉ率が５ｗ１ｔｐれることに、その基準Ｌラン
トは減少される。基準カウントが零と等しくなるとき、
ノードは不要情報となり、フリーリストに細潰られる。

基準力゛ラント不要情報コレクタは不要情報の各ノード
をそれが発生するとき収集することができ、こうしてマ
ーク走査コレクタの−休止を避ける。さらに、基準カウ
ントは線とんど′　オーバヘッドすることなくこれをす
ることができる。基準カウント計画の欠点は、ノードの
収集が互いに指す（たとえば、ＡはＢを指し、Ｂは八を
指す）が、サイクルの外部からは指されないということ
である。サイクルへの最後のポインタが取除かれるとき
、そのサイクル内のすべてのノードは少なくとも１個の
基準カウントを有し、したがい収集されない。基準カウ
ントに加・えてマーク走査を用いることによって、サイ
クルの同１ｍは解決されることができる。基準カウント
は、フリーリスト上にもはやノードが存在しなくなるま
で、すなわちマーク走査が呼出されるとき用いられる。

−１９・−′ １１２Ａ図のプロセッサ記憶モジュール（ＰＳＭ）の同
時ｇｔｉｉ＊ｓｅは第３図において図示され、今記述さ
れる。そこでは、プロセッサ記憶℃−ジュール１６は、
速度に無関係な仲介およびセレクタスイッチの六角形の
形態から＊＊される最も近い瞬接切替回路網によって、
ともに結合される。第３１１において、３−の六角形の
形態１７は対応するプロセッサ記憶モジュール１６をｆ
ｌ路網へ結合するために必要とされる。それｆれの六角
形の形■のより詳細な図解は第４図において与えられ為
、そこでは３−の仲介スイッチおよび３個のセレクタス
イッチが採用される。

仲介スイッチは、２−の異なったノードのうちの１個か
ら非同期伝送を受信し、かつ、非同期にそのメツセージ
を飽方のノードへ転送するスイッチあるいはノードであ
る。仲介スイッチはこの発明の譲受人に譲渡されている
Ｃ　１ａｒｋのアメリカ合衆国特許、連続番号１４，２
５１．８７９号において詳細に霧水されている。セレク
タスイッチあるいはノードは、伯のノードからのメツセ
ージを受・′−２０− 慣し、かつそれを受信されるべき連続の伝送内の最初の
ピットに従って２個の他のノードのうちの１個へ伝送す
るスーイッチである。そのようなセレクタスイッチはこ
の発明の譲受人に譲渡されているＣ　１ａｒｋのアメリ
」合衆国特許、連続番号第４゜上記引用された両方の特
許はここに参考として統合され、それぞれの仲介および
セレクタスイッチの詳細は、この発明において仲介スイ
ッチが原始識別ピットを上記特許において記述されたよ
うにスイッチをまさに横切ったメツセージの終端に加え
なく、またそれらの特許は以下に記述されるようにクリ
ア信号グループの存在を°教示していないということを
述べることを除いて、詳細には記述されない、さらに、
それらの特許は、信号電圧レベルよりもむしろ入力信号
の移り変わりに応答するように設計される一介スイッチ
を教示していない、したがって、スイッチは、一度だけ
、永続する真の信号に応答し、その状態はクリア信号に
よって取除かれる。

２１− 第４図は、六角形の形態が３個の興なワたソースからの
伝送を受信し、伝送を３個の興なったソースへ与えると
いうことを図示しており、このためにそのような形態は
第３図において三角形の記号１７によって図示され、そ
して３個のそのような彩暖は各プロセッサ記憶モジュー
ルを長方形内のマトリクスタイプのｎｓｓ内％４１１の
最も近くにあるものへ結合するのに必要とされる。他の
り・イブの形態は１９７９年５月、２日に出願され、こ
の発明の譲受人に譲渡された１３ａｒｔｏｎ　＠の特許
出願、連続番号第０３５．３１４＠において記述される
。

上記に示されたように、ノード圓の伝送は非同期でまた
連続的であり、そして各々のセレクタスイッチによる切
替は、伝送されているメツセージの行先アドレス内の第
１のピットに□従っており、ピットはメツセージとして
取り除かれ、そのアドレスはこのセレクタスイッチを通
過するーこうして、行先アドレスは、それが１路網を通
過するとき、メツセージ用のａｍ指定マツプとして作用
す２２− る、そのような直列の伝送を調節するため・に、第３図
の各々のプロセッサ記憶モジュールには、プロセッサと
それぞれのモジュールのメキリとの園のデータの転送が
並列であるので、並直列バッファレジスタを含む対応す
る通信インターフェイス１６が設けられる。

そのようなメツセージの伝送の形式は、第５Ａ図に図示
され、Ｉ回路指定情報あるいは、行先アドレスから始ま
り（右から左へ）、その後、行先識別、原始識別、伝送
されるデータ、エラー検査フィールド、そしてメツセー
ジ終了信号が後に続く。それぞれのスイッチ−のインタ
ーフェイスあるいはｌ路網のノードは第５Ｂ図に図示さ
れ、２個のそのようなインターフェイスは対向する方向
にあるそれぞれの伝送用の各々の２個のそのようなノー
ドの−に必要とされることが理解される。各インターフ
ェイス紘信号ラインのデータグループと信号ラインのク
リアグループとを含む。

データグループはメツセージ伝送を信号化するために前
方のセクション、ＩＴＪ　（真）、ｒＦＪ（偽）、およ
び「Ｅ」　（終り）内の３ＩＩの信号ラインから作られ
る。反対側の方向では、データグループは、また、各々
のデータキャラクタの伝送を肯定応答するためにｒＶＥ
ＦＴＪ　（空の終了、偽、真）を含み、肯定応答は非同
期伝送を一致させるためにそれぞれのノード閤に必要と
される。

信号ラインのクリアグループは前方の信号ｒＣＪ（クリ
ア）と逆信号ｒＶＣＪ　（空のクリア）とを備える。信
号のクリアグループは１．伝送経路がメツセージ伝送の
完了を妨げる誤動作によってロックされあるいはｊｓｔ
ｕｃｋＪされる場合、１−あるいはそれ以上の伝送経路
をクリアしあるいはリセットするために用いられる。シ
ステムが、まだ発生していない（しかし最俵には発生す
る）事象と決して発生しない事象とを区別することがで
きないとき、「クリア」機能なしで、いかなる純粋な非
同期システムでも「５ｔｕｃｋ　Ｊとなることができる
ことが認められる。こうして、周期的に、メツセージを
送っているプロセッサは、周期的に伝送を停止しかつク
リア信号を発生させるように設計され（プログラムされ
）、伝送軽路上のいかなる部分メツセージも完了されな
く、肯定応答は何ら戻されず、そしてプロセッサは優で
再びメツセージを伝送する。

゛乱１１ＬとＬと この発明の整理編集プロセッサの制御セクションは第６
１図に関連して今記述される。この制御セクションは、
プロセッサの種々のユニットを始動するのｉ必要とされ
る制御信号を発生させやために、−々の機能と根−語オ
ペレータとに応答し、制御信号はマイクロコードメモリ
内に記憶される。

このマイクロコードはこの発明が適用される５ＡＳＬＩ
！語を翻訳するために働く。

第６図において、制−セクションの中心は、第２Ａ図お
よび８図のメモリ１２内に記憶されたＳ−にグラフの種
々のノードを作成するコンパイルされたコードの翻訳の
ために発生されているマイクロコードを記憶するマイク
ロコードメモリ２０である。マイクロコードメモリ２０
は複数のＲＯＭ、ＦＲＯＭ、あるいはＥＰＲＯＭから形
成され２５− る。そのようなマイクロコードメモリは正規には各々４
０ビツトからなる。２にワードを含む。

マイクロコードメモリ２０は、３個の起こり轡るアドレ
スソース圓のマイクロコードメモリアドレスを選択する
アドレスマルチプレクサ２１によってアドレスされる。

１個のそのようなソースはマイクロコードメモリワー下
の順次実行を考慮するプログラムカウンタ２７である。

第２のソースはサブルーチンから戻るのに用いられるス
タック２８の頂部であり、第３のソースは分岐アドレス
マルチプレクサ２２の出力である。

分岐アドレスマルチプレクサ２２は２−の起こり得る分
岐アドレス圓を選択する。第１のものは、以下により詳
しく記述されるように、制御レジスタ２６から生じる分
岐アドレスリテラルである。

この発明の一実施例のマイクロコードメモリアドレスは
幅が１１ピツトである。第２の起こり得る分岐アドレス
は、リテラルレジスタ２３の出力（最下位６ピツト）と
刺−レジスタ２６からの分岐アドレスリテラル（最上位
５ピツト）との連結２６− である。これは、以下に記述されるように、データセク
ションからの値に関する場合を可能にする。

条件モジュール２４は―々のデータセクション条件を記
憶しかつ選択し、またプログラマブルアレイ論ＩＩ（Ｐ
ＡＬ）を有して実行され、そして条件レジスタと条件マ
ルチプレクサ（図示せず）とから構成される。条件レジ
スタは２個のセクションに分割され、その１個は各シス
テムクロック上のデータセクション条件を記憶するだけ
である。

第２のセクションは、セットされ、リセットされ、更新
され、あるいは変更されないまま残されることのできる
桁上げフリップフロップを制御する。

このセクションからのＣＡＲＲＹ　　ＩＮＩ＠ｕ、以下
により詳細に記述されるように、データセクションの演
算部ｌｌ装置まで進む。条件マルチプレクサは、条件゛
レジスタ内に記憶された種々のデータセクション条件の
記憶された版から条件を選択する。

刺−セクションの鉋のユニットは、サブルーチン用の戻
りアドレスを記憶するのに用いられるスタック２８と同
様に、データセクションから生じる６ビツトのリテラル
を記憶するリテラルレジスタ２３を含む。スタック２８
は５ワードの深さでアリ、それゆえにサブルーチンネス
ティンクノ５レベルを支持できる。□７Ｄグラムヵウ（
ンタ２７は１だけ増分されるアドレスマルチプレクサ２
１の出力を有する各クロックタイムヘロードされるレジ
スタである。サブルーチン呼出に関しては、このレジス
タの出力はスタック２８の頂部へ押し進められる。

制御デコーダ２５は、制−信号をスタック２８、分岐ア
ドレスマルチプレクサ２２、および７ドレスマ秀チプレ
クサ２１に対して与える。これらの信号は選択条件の状
態を考膚に入れながらＣ０ＮＴＲ０Ｌラインをデコード
することによって作成される。もしパリティエラーが存
在するならば、゛　あるいは２プロセッサモ゛−ド内に
おいて２つのプロセッサが一致しないならば、プロセッ
サをリセット状癩へ戻すためにエラー検知モジュール３
゜が設けられる。

制−レジスタ２６は各システムクロック上のマイクロコ
ードメモリ２０の出力を有してロードされるレジスタで
あり、データおよび制御セクションの両者のためのすべ
ての制御信号を含む。

マイクロオペレータ　。

マイクロオペレータは真に制御レジスタ２６から読出さ
れるそれらのフィールドであり、今一般的に・記述され
る。それらはデータセクションのレジスタファイル３２
内のワード記憶場所の他方の側面の１つをアドレスする
ためのレジスタファイルアドレスと、書込まれるべきレ
ジスタファイル内のワード記憶場所の部分を指示する書
込可能化信号と、制御セクションリテラルあるいはリテ
ラルの使用に関して上述されたようにレジスタファイル
の一方の側面の出力の選択と、以下に記述される演算部
Ｉｌ装置（ＡＬＵ）ＩＮ−と、回転子制御信号と、メモ
リアドレス用の゛メモリ選択およびノード選択と、条件
モジュールｌｌｌ１と１．データリテラル選択と、刺−
リテラル選択と、分岐アドレスリテラル選択とを含む。

２９− 一−セクンヨ゛ この発明の整理編集プロセッサのデータセクションは第
７図に関連して今記述される。このデータセクションは
、メモリへまたメモリからノードを転送し、またそれら
のノードｉ関して必要とされるような種々のオペレーシ
ョンを記憶しかつ実行する。これらのオペレーションの
ための重要な手段は、すべての標準の＊＊およびプール
論理オペレーションを実行するＡＬＵ３１である。

レジスタファイル３２は各１６ビツトの１６ワードを記
憶する。ワードの最上位ピットは論理使用を何ら有しな
い。しかしながら、それはＡＬＵ３１を有したいくつか
のオペレーションをするときには考えられなければなら
ない、レジスタファイルは別々にアドレスされることの
できる２個の出力を有する。レジネタファイル内に記憶
されるべき情報はこれらのアドレスの１つを使用する。

レジスタファイル３２の２個の出力ポートのうちで、１
個は常に主メモリアドレスとして用いられる。レジスタ
ファイルワードのそれぞれの半分は３０− 自由に書込まれることができ、あるいはそれらは適当な
書込可能信号を用いてともに書込まれることができる。

回転子３４は出力ワードをＡＬＵ１ピッ・トからいずれ
かの方向に回転させる能りを有する。この回転は、最上
位ピットが無視されるとき、ワードの最下位１５ピツト
に対してのみなさ入る。回転子３４はまた、その出力が
零と等しいかどうかを示讐、実際、２個の零表示が存在
し、出力ワードの各半分に対しては１である。パリティ
生成およびチェックモジュール３５は、主メモリ内へ書
込まれるデータ用のパリティを発生し、さらに主メモ・
りから読取られるデータ用のパリティをチェックする。

演Ｉｌ−糟度における差および表示は、高レベル言語プ
ログラムを一方の機械から他方へ伝達するこ５、′、い
０５、シば目間、生、させる。ユ。問題を回避する１つ
の方法は可−長整数演桿のみを実現することである。゛ この発明の整ｌ１ｌｌＩＩＩ！プロセッサにおいては、
こによって寅ｌｌされることができる。このように任意
精度は得られる。リスト上の演算オペレーショ□　ンに
必要とされるアルゴリズムは、プロセッサのファームウ
ェアあるいはマイクロコード内で実現される。このよう
に演算が行なわれるとき、プロセッサは根１ｌｌＩハー
ドウェア演算能力のみを必要とする。このプロセッサは
リスト演算および従来のスカラ″演算の両者を支持する
ように設計さ、れる。

リスト演算は８ピツトの符号のない２進整数のリストを
用いて実行される。スカラ演算は８ビツトの２の補数整
数を用いる。

メモリインターフェイス １８２図はこの発明および外部ソースの両方のプロセッ
サによってアクセスされるべきこの発明のメモリ装鍍を
図示する。実際のメモリインターフェイスは第８図に図
示される。メモ１す４０は、メモリアドレスライン上に
与えられるアドレスに応じて・可逆データライと上のデ
ータを受４ｔか０供給するためにアクセス可能であり、
ぞのアドレス−は第７図のプロセッサのレジスタファイ
ル３２から供給される。対応して、データはプロセッサ
およびインターフェイスモジュール４２へおよびそこか
ら外部デバイスへの伝達のためにプロセッサおよびメモ
リへ転送される。メモリ４０およびインターフェイス４
２のそれぞれの転送モードは、プロセッサの輌−セクシ
ジンから受信される４個の制御信号に応じて、制御デコ
ード装置４３によって決定される。加えて、１８８図の
メモリインターフェイスは、第２８ａａの２プロセツサ
の彩暖が採用されるとき、２−の異なったプロセッサの
出力を比較するためのコンパレータ４１を含む。

ノー゛フォーマット 主メモリ内に記憶されるような各ノードめフォーマット
は第９図に図示される。１６ビツトノード情報フイール
ドと、１６ピツト左セルフイールドと、１６ピツト右セ
ルフイールドとを含むこのノードに対すや３−のフィー
ルドが存在する。第９図に示されるように、それぞれの
セルフイールドはアドレス用の１１ビツトのフィールド
あるい３３− は、３ピツトタイプのフィールドによって先行される１
１ピツトのアドレスまたは８ピツトのデータのいずれか
であるデータを含む。この後者の３ピツトのフィールド
によって規定されるデータタイプは符号のない２道整数
、２の補数２進整数、０ｐｅｒａｔｏｒ　１Ｅ　Ｂ　Ｃ
Ｄ　Ｉ　Ｇキャラクタ、Ｂｏｏｌｅａｎ。

Ｅ　ｒｒｏｒ、あるいは３ｐｅｃｌａｌである。３ピツ
トのセルのタグ情報は、セルが原子であるのか、それと
もグラフ内の前方のポインタを含むのか、あるいはグラ
フの左後のそれとも右後のポインタを含むのかどうかを
指定する。加えて、セルは、セルが機能応用ノード内に
含まれるかどうか、あるいはノード情報フィールドがノ
ードタイプを見つけるために参考とされなければ゛なら
ないかどうかを指示する１ピツトグラフのノード−ピッ
トを含む。

ノード情報フィールドは、基準カウント用に用いられる
８ビツトのフィールド、すなわちノードが機能応用ノー
ドであるかどうかを指定する３ピツトのフィールド、リ
ストノード、機能ノード（すなわち、部分的に減じられ
たグラフ）、ある３４− いは演算リストノー”ドを含む。加えて、右のセルがマ
ークされているのか、左のセルがマークされているのか
、両方のセルがマークされているのか、あるいはいずれ
のセルも一マークされていないのかどうかを示す２ピツ
トのマークフィールドが存在する。パリティビットもま
た与えられる。

ノード形式の左あるいは右のセルのいずれかで見出され
るオペレータコードは、上記示されたＳＡＳＬＩｍ換に
加えて、たとえば、より大きいあるいは等しい、より小
さいあるいは等しい、ＡＮＤ。

ＯＲ，負、およびＮＯＴあるいは否定というような演算
およびプールオペレーションと同様な一定の他の変換を
表わしているすべてのオペレータを含む。

エイ３０Ｌ亀ｌｉｔ 臆要なマクロ命令は今簡単に記述される。マクロはアセ
ンブリ時間で目的コードへ挿入されるマイクロ命令の数
である。マクロは、Ｓ−に整理編集を実行するのに便利
であるオペレーションを実行するように選択され、しか
しそれに対しては１マイクロ命令は全く存在しない。こ
れらのマクロ命令は、一方のデータセクションレ龜スタ
から他方へ内容を移動するのか、一方のデー？セクショ
ンレジスタの内容をノードセル内に記憶するのか、ある
いは他方のデータセクションレジスタ内に記憶されるべ
き一方のデークセクシ１ンレジスタ内に含まれるメモリ
アドレスのノードセルの内容を呼出すのかどうかを指定
するＭＯＶＥ、５ＴＯＲＥ１お岑びＧ−Ｅ　Ｔ命令を含
む。

加えて、これらのマクロ命令は、分岐、条件に関する分
岐、１ｍｌの整理編集オペレータ用の整理編集ルーチン
への分岐、制御メモリ内のサブルーチン八′の分岐およ
びスタックの頂部“上の戻りアドレスを記憶すること、
戻り用のスタックの頂部上の６１ｍメモリアドレスへの
分岐、加算、減算、および種々のプールオペレーション
を指定する。

整理編集プロセッサの回路網は、ノードが可変−任意の
実用的な！！語を実行するツリー状のグラフの一連のノ
ードの形でメモリ内に記憶される１あるいはそれ以上の
機能の評価のために、上記開示されている。それぞれの
機能オペレータは、結果が得られるまで、順次の変換あ
るいは置換を経由して減じられる′、整整理ルー程中に
おいては、プロセッサはノードなメモリへおよびメモリ
から転送し、それらのノードに関して要求されるように
種々のオペレージ１ンを実行する。プロセッサは遮た、
メモリ内に新しいノードな作成するこ゛とができ、使わ
れなしものを削除することができる。

演＊＊＊における差は、数字のリス士として数を表示す
ることによる可変長整数演算のみを実行することによっ
て一致され、そして、プロセッサは、リスト演算と従来
のスカラ演算の両方を支持するように設計される。

一方、この発明の一実施例が開示されたが、蛮形および
修正が特許請求のＩｌｓにあるよう−なこの発明の精神
およりｍ囲から逸脱することなくなされ得るということ
が当業者にとって明らかである。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図および第１Ｄ図はこの発
明が適用されるタイプのツリー状のグラ３７− フを表わす。 第２ＡＷＡＢよび第２８１１はこの発明の他の実施例を
表わす。 第３図はこの発明を採用しているプロセッサおよびメモ
リの同時ａｍ網の図式図である。 第４図はこの発明において採用されるような仲介および
セレクタスイッチの六角形の形態のダイヤグラムである
。 第５Ａ図および第ＮＩＢ図はそれぞれこの発明で採用さ
れるようなメツセージの形式およびスイッチインターフ
ェイスを表わす。 第６図はこの発明の制御セクションの図式図である。 第７図はこの発明のデータセクションの図式図である。 ［１Ｂ図はこの発明のメモリインターフェイスの図式図
である。 第９図はツリー状のグラフが形１ｔ８れるタイプのノー
ド形式のダイヤグラムである。 図において、１０はプロセッサ、１１および１３８− ”２はメモリ、１３はインターフェイス、１４は制御セ
クシミン、１５はデータセクシミン、１６＆ｔプロセツ
サ記憶モジユール、１７は六角形の形■、２０はマイク
ロコードメモリ、２１はアドレスマルチプレクサ、２２
は分岐アドレスマルチプレクサ、２３はリテラルレジス
タ、２４は条件モジュール、２５は鯛−デコーダ、２６
は刺−レジスタ、２７はプログラムカウンタ、２８はス
タック、３０はエラー検知モジュール、３１は演算部ｌ
！装置、３２はレジスタファイル、３４は回転子、３５
はチェックモジュール、４０紘メモリ、４１はコンパレ
ータ、４２はインター７エイスモジユール、４３は制御
デコード装置である。 特許出願人　バロース・コーポレーシジン３９− 第１頁の続き ｏ発　明　者　ロパート・ローレンス・マイナー・ジュ
ニア アメリカ合衆国テキサス用オー スティン・ダンウッド・ドライ ブ６９０５ 手続補正−（方式） ％式％ ２、発明の名称 ｖａｓｗｐｓプロセッサの同時ａｌｌ網および方法３、
補正をする者 事件との間係　特許出願人 住　所　　アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス　（番地なし） 名　称　　バロース・コーボレーシミン代表者　　ウォ
ルター・ジェイ・ウィリアムズ４、代理人 住　所　大阪市を区天神橋２丁目３゛醤９１ｊ４　　八
千代第一ピル自発補正 ６、補正の対象 図面 ７、補正の内容 １墨で描いた図面を別紙のとおり。なお、内容について
の変更はない。 以上

Claims (12)

【特許請求の範囲】
1. （１）　可変−任意の応用的な言語コードを用いてツリ
   ー状のグラフとして記憶されるプログラムを実行するた
   めの整理ルー処理システムの回路網であって、 前記輿なったグラフを表わしている２セルノードを受け
   るための複数個の記憶手段と、一連の置換の１あるいは
   それ以上のステ！プを経由して結果を生じさせるために
   、ＩＩｍ編集のための前記２セルノードを検索するよう
   に各々が前記記憶手段の１個へ結合される複数個のプロ
   セッサ手段とを働える、回路網。
2. （２）　前記プロセッサ手段の各々にデータセクション
   を含み、また前記記憶手段から前記２セルノードを受け
   るためのレジスタファイル手段を含み、ノードに関して
   前記置換が実行されるものである、特許−求の一重鎖１
   項記載の１路網。
3. （３）　前記データセクションは、前記レジスタファイ
   ル手段内に記憶されたセル上のｍｓ＋ｉｉ＊能を実行す
   るための演算および論理装置手段を含む、特許請求の範
   囲第２項記載の回路網。
4. （４）　前記プロセッサ手段の各々に設けられ、かつ、
   前記置換が実行され得るように制御信号を与えるために
   前記それぞれのデータセクションへ結合される制御セク
   ションを含む、特許請求の範囲第２１１Ｉ記載の回路網
   。
5. （５）　　＊１ｉａｔ１４ｍｔｚクシａ＞Ｉ；ｔ、前記
   ｆ　−’）　ｔ’クションへの伝達のために前記メモリ
   内に記憶された制御信号を受けるために、マイクロコー
   ドメモリ手段と、前記メモリ手段と前記データセクショ
   ンとの園に結合されたＭｌｌｌレジスタとを含む、特許
   請求の範囲第４項記載の回路網。
6. （６）　前記複数−の記憶手段は一連の仲介スイッチと
   セレクタスイッチとによって相互接続され、各仲介スイ
   ッチは２個の入力のうちの１個からメツセージを受けか
   つ出力を与えるものであり、各セレクタスイッチは入力
   としてメツセージを受けかつそれを２個の出力のうちの
   １個へ切替える、特許請求のＩＩｍ第１項記載の回路網
   。
7. （７）　可変−任意の応用的な言語コードを用いている
   ツリー状のグラフと６で記憶されるプログラムを実行す
   るための整理輻集処ｌシステムの回路網であって、 前記員なったグラフを表わしている２セルノードを受信
   するための複数個の記憶手段と、一連の置換の１菖るい
   はそれ以上のステップを経由して結果を生じき七るため
   に、整理編集のための前記２セルノードを検索するよう
   に各々が前記記憶手段の１個へ連結される複数−のプロ
   セッサ手段とを備え、 前記プロセッサ手段は前記記憶手段から前記２セルノー
   ドを受けるためのレジスタファイル手段を有するデータ
   セクションをさらに含み、前記ノードに関して前記置換
   が実行されるものであり、前記データセクションはさら
   に根ｌｌ１ｌＩＩＩ能を前記レジスタファイル手段によ
   って受入れら籠るセルについて実行するための演算およ
   び論理手段を有する、回路網。
8. （８）　前記複数個の記憶手段は７−遍の仲介スイッチ
   とセレクタスイッチとによって相互接続され、各仲介ス
   イッチは２個の入力のうちの１−からメツセージを受け
   かつ出力を与−え、各セレクタスイッチは入力としてメ
   ツセージを受けかつそれを２個の出力のうちの１個へ切
   替える、特許請求のＩｉｓ第７項記載の回路網。
9. （９）　可変−任意の応用的な、言語コードを用いてい
   るツリー状のグラフを表わしている２セルノードを受け
   るための複数個の記憶手段と、各々が前記記憶手段の１
   −へ結合される複数−のプロセッサ手段・とを有し、前
   記複数個の記憶手段は一連の仲介スイッチおよびセレク
   タスイッチとして相互接続され、各仲介スイッチは２個
   の入力のうちの１−ノ、ｂらメツセージを受けかつ出力
   を与えるものであり、各セレクタスイッチは入力として
   メツセージを受けかつそれを２個の出力のうちの１個へ
   切替える、整理編集処理システムの回路−において、 前記プロセッサ手段によって前記２セルノードの１個を
   前記記憶手段から検索するステップと、結果に至るまで
   の前記２セルノードの応用的な、言語コードを減するた
   めの一連の置換の１あるいはそれ以上のステップを実行
   するステップとを備える、方法。
10. （１０）　各々の２セルノードはマークピットフィール
    ドを含み、 別め２セルノードが前記記憶手段内に前記２セルノード
    を引用しているアドレスを含むときはいつでも前記マー
    クビットフィールド内にピットをセットするステップを
    さらに含む、特許請求の範１１１１９項記載の方法。
11. （１１）　各々の２セルノードは基準フィールドを含み
    、 別の２セルノードが前記記憶手段内に前記２セルノード
    を引用しているアドレスを含むときはいつでも帥紀基準
    フイ′−ルドを増分させるステップをさらに含む、特許
    請求の範囲第９項記載の方法。
12. （１２）　メツセージを前記仲介スイッチとセ５− レクタスイッチとを経由して前記複数−の記憶手段の閣
    へ経路指定するステップをさらに含む、特許請求の範囲
    第９項記載の方法。