JPS59501436A

JPS59501436A - 多重化されたフア−スト・イン・フア−スト・アウト・キユ−

Info

Publication number: JPS59501436A
Application number: JP58501085A
Authority: JP
Inventors: フレイザ−・アレキサンダ−・ギブソン
Original assignee: ウエスタ−ン　エレクトリツク　カムパニ−，インコ−ポレ−テツド
Priority date: 1982-08-13
Filing date: 1983-02-15
Publication date: 1984-08-09
Also published as: US4499576A; EP0116047B1; DE3373946D1; EP0116047A1; WO1984000836A1; CA1191276A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】多重化されたファースト・イン・ファースト・アウト・キュー技術分野本発明はディジタル伝送システムに、細目的には複数個のメツセージを１時的に記憶する複数個のファースト・イン・ファースト・アウト・キューに関する。

工・シー・フレーザー（Ａ　ＩＩＧ　拳Ｆｒａｓｅｒ　）のＰＣＴ出願ＰＣＴ／ＵＳ８３００１９０にファースト・イン・ファースト・アウト（ＦＩＦＯ）キューが述べられている。ＦＩＦＯキューは信号源から伝送線を介してディジタル・ビットの複数個のパケットとして受信されたメツセージを１時的に記憶する。完全なメツセージが記憶されたときのみにそのメツセージは再送され得る。

異なる信号源からの複数個のメツセージが同一の伝送線路上に多重化されることが度々ある。前述のフレーザ（Ｆｒａｓｅｒ　）の出願で述べられている単一のＦＩＦＯデバイスでは、単一の大容量メモリの方が多数の小容量メモリよりも安価であるため、単一のランダム・アクセス・メモリを使用してこれらのメツセージを複数個一時的に記憶することが時として必要になることがある。しかしこのようにして記憶された単一の信号源からのメツセージはファースト・イン・ファースト・アウトの順序５で再送されることが必須であるが、異なる信号源がらのメツセージはＦＩＦＯの順序で再送される必要はない。

しかし前述のＦｒａｓｅｒの出願とは異なるか、少くとも１つのパケットがその中に記憶された後でＦＩＦＯキューから情報を読み出すことが出来ると便利である。

１つの信号源からのメツセージが受ける遅延の変動は他の信号源からのメツセージ・トラフィックに大幅に依存する。例えば、インタラクティブな計算機端末からの知いメツセージが他の信号源からの多数の大きなデータ・ブロックの背後に待行列を成す場合には、これらメツセージは許容し得ない程の遅延を受けろことになる。従って前述の例において必要な場合には他の信号源からの大きなデータ・ブロックがすべて慢・信される前にインタラクティブ端末からの短いメツセージをキュー記憶メモリから読み出し得るような装置が望まれる。

発明の要旨本発明の図示の実施例に従い、複数個のメツセージを単一のランダム・アクセス・メモリから作られた複数個のファースト・イン・ファースト・アウト・キュー中に一時的に記憶する装置が芙現された。１つまたはそれ以トの情報ビットのパケットより成る各々のメツセージは信号源が同定される。各パケットはパケットのソースを同定するアイテンナイフイケーション番号を含んでいろ。

異なる信号源からのパケットは１本の伝送線路上に多重化され、前述のファースト・イン・ファースト・アウト・キュー記１筋装置で受信される。

前述の装置で受信された各々のパケットは同定され、前述のファースト・イン・ファースト・アウト・キューに割当てられ、その中に記憶される。

各々のファースト・イン・ファースト・アウト・キューのステータスは例えば計算機の如き利用手段によってモニタされ何時少くとも】つのパケットがその中に記憶されるかが決定される。パケットは利用手段の要求に応じて各々のキューから読み出される。

更に、特定の応用用途で要求されろ場合には、各々のファースト・イン・ファースト・アウト・キューのステータスはモニタされ、何詩各々のメツセージが完全にその中に入ったかが決定される。完全なメツセージがファースト・イン・ファースト・アウト・キューに記憶された後におし・てのみメツセージはそこから読み出されろことになる。

各々のＦＩＦＯキューが読み出される確率が等しくなることを保証するために、キューのステータスを記録する２組のレジスタが設けられている。各々のキューのステータスは別々にレジスタの第１の組に加えられる。レジスタの第１の組中のすべてのキューのステータスはレジスタの第２の組が利用手段によってスキャンされた後肢レジスタの第２の組の中にコピーされる。この方法の利点はキューを平等に堆扱５ことによりすべてのキューに一様な等級のサービスが提供されることにある。

本発明の利点は多数のファースト・イン・ファースト・アウト・キューによって共有されろ単一のランダム・アクセス・メモリを使用できろことにある。更に複数個のキューを使用することによりトラフィック処理は向上する。何故ならば短いメツセージ、も長（・メツセージも読み出される確率は等しいからである。

第１図は単一のファースト・イン・ファースト・アウト・キ４−を示す図。

第２図はディジタル・ビットのメツセージの１つを示す図。

第３図は第１図のランダム・アクセス・メモリの動作を視覚化して示す図。

第４図は複数個のパケットを記憶するために複数個のファースト・イン・ファースト・アウト・キューを含む１５システムを示す図。

第５図は複数個の信号源からの情報を伝送するディジタル・ビット・パケットの］つを示す図。

第６図は複数個のパケットを記憶する複数個のファースト・イン・ファースト・アウト・キューを含む他のシステムを示す図である。

第１図を参照すると、伝送線路１１を介して受信された情報を記憶するランダム・アクセス・メモリ（ＲＡＭ）１２か示されている。情報は複数個の情報ワードより成るメツセージとして伝送される。１つのメツセージが第２図に示されて℃ ・る。メツセージのフォーマットはその特定の用途に応じて変化する。第２図のメツセージはヘッダ３２、データ３４およびメツセージ終了フラグ３６より成る。情報ワードは線路１１を介して受信された順に第１図のＲＡＭ１２中に記憶される。１つの完全なメツセージ中のすべての情報ワードがＲＡＭ１２中に加えられた後、これらワードは例えばディジタル計算機、交換機等の利用手段１４に、よって取り出すことが出来る。

メツセージがＲＡＭ１２がら取り出されるときには最初に加えられた情報ワードが最初に読み出される。即ちランダム・アクセス・メモリＲＡＭ１２を使用してファースト・イン・ファースト・アウト・キュー（Ｆ　Ｉ　ＦＯ−Ｆニー）が実現される。

データ・メツセージが到着すると、該メツセージは誤り検出器１６およびバッファ１８中にも同時に加えられる。伝送誤りが存在しない場合には導線１７がエネイブルされる。それと同時に入力制御および論理回路２ｏもエネイブルされ、以下で述べるようにバッファ１８からメツセージの始めと終りに関する情報を受信する。

ＲＡＭ１２の使用法を第３図を参照して説明する。

ＲＡＭ１２は可変個数のビットより成る情報ワードが記憶される環状記憶装置と考えることが出来る。従ってＲＡＭ１２中に記憶される情報ワードの数をＮ−Ｃ：表わすと、情報ワードは逐次ロケーション０．１．２、・・・、Ｎ一１に加えらＪする。アドレスＮ−１を有するロケーションか満された後、次に潤されるべきロケーションはアドレス０となる。即ち相続くロケーションはＮを法とする曽 °法でアドレス指定される。

ポインタＲはＲＡＭＩ　２から読み出された最後のワードのロケーションのアドレスを指示する。ＲＡＭ１２から１つのワードが読ろ出されると、ポインタＲはＮを法として１．増加され、ロケーションＲ＋１のワードの内容か読み出されろ。

同様罠、ポインタＷは情報ワードが最後に加えられたロケーションをアドレスとして指示する。従って、情報ワードがＲＡＭ１２中に加えられるとき、ポインタＷは】増加され、ワードはそのアドレスがＮを法としてＷ＋１なるロケーション中に加えられる。

Ｎを法とするＲ→」とＷとの間のロケーションはＲＡＭ１２から読み出し得る情報ワードを表わす。複数個の情報ワードより成るメツセージが受信されるに従ってＲＡＭ１２中に加えられるが、メツセージ中のすべての情報がその中に加えられるまてＲＡＭ１２からは読み出さｉｔない。これは第：うのポインタＬを使用することにより実現されろ。

完全なメツセージか受信されると、特殊コードを含むメツセージ終了フラグ３６（第２図）が第１図の入力制御回路２０て角イ読されろ。この状態はノ＼ス２１を介してプログラマブル・ロジック・アレイ（ＰＬＡ）または読み出し専用メモリ（ＲＯＭ　）２２に伝送される。再び第３図を蚕照すると、完全なメツセージが受信されると、ポインタＷの内容はポインタＬ中にコピーされる。即ちポインタＬは完全なメツセージ中の最後の情報のロケーションをアドレスとして指示する。

ワードがＲＡＭ１２から読み出される前に、ポインタＲとＬが比較される。もし両者が同じロケーションを指しているならば、キューは完全なメツセージを有しておらず、ＲＡＭ１２かもワードを読み出すことは出来ない。

ポインタＲおよびＬが異なるロケーションをアドレス指定していると、ポインタＲば１増加され、ロケーションＲ＋１（Ｎを法とする）の内容がＲＡＭ１２から読み出される。

メモリは環状であり、ランダム・アクセス・メモリであるので、有効なデータを破壊しなし・ように、ポインタＷがポインタＲを越えて進むことがないようにすることが必要である。本発明に従い、ポインタＷば１だけ増加されたとき、Ｎを法としてＷ＋］がポインタＲに決して等しくならな（・ように保持されている。

即ち、］ワード・ロケーションのクッションが提供されている。

再び第１図を参照すると、３つのアドレス（ポインタＷ、ＬおよびＲ）を保持しているポインタ・メモリ４０が示されている。図示の莫施例では各々のポインタは２５Ｊ２ヒツト長である。ポインタ・レジスタ４２は単一のポインタを保持するのに十分な栓大きい。加算器４４はその入力値、即ちポインタＷ、ＬまたはＲＫよって指示されるアドレスＫＮを法として０また１を加算するよう設計されている。ＲＡＭ１２はノぐツファ１８がらの各々の情報ワードに対し１つのワード・ロケーションを有している。更ＫＲＡＭＩ　２は単一のポインタによってアドレス指定可能なだけのロケーションを有している。従って図示の実施例では各ポインタは１２ビツトを有しているので、各ポインタはＲＡＭ１２中の４０９６ワード（２１２）をアドレス指定することが出来る。即ちこの例ではＮ＝４０９６である。レジスタ１ｏばＲＡＭ１２がら読み出された単一の情報ワードを記憶するのに十分な長さを有している。比較器４６は２つのアドレスの値を比較し、出力を発生する。２つの７１−ルスが等しければ比較器４６からの出力は１であり、そうでなければその出力は０である。フリップ・フロップ４８は比較器４６からの出力を記憶し、その出力は導線４９を介してＲＯＭ２２に加えられる。

先に述べたようにポインタＷ、ＲおよびＬはＲＡＭ１２中のロケーションをアドレス指定し、それによって゛清報がそこに読み書きされる。ポインタＷおよびＲは１時に１０ケーシヨンだけ周期的にＲＡＭＩ　２を移動する。

先に述べた如く、ＲＡＭＩ　２は３つのポインタＷＳＲおよびＬを而する環状バッファと見做すことが出来る。

ポインタ・メモリ４０は導線２５によってアドレス指定される。２ビツトより成るアドレスはポインタＷ、ＲまたはＬを指示する。アドレス指定されたポインタ・ロケーションに応じて、ポインタは。ポートおよびバス４１上に現れる。ハス５１上に現れるポインタがポインタ・メモリ４ｏ中に加えられるとき、ロケーションはアドレス導線２５によって指示され、制御ｊ導線２７がエネイブルされる。バス４１上のポインタはポインタ・レジスタ４２のＤポートおよび比較器４６のＤ１ボートに現れる。

Ｄボートのバス４１上のポインタは制御導線２９をエネイブルすることによりポインタ・レジスタ４２中にコピーされる。ポインタ・レジスタ４２の内容は常にそのＱポートおよびバス４３上に存在する。

先に述べた如く、加算器４４はその人力にＮを法として０またば１を加算する。

ポインタ・レジスタ４２がらのポインタは加算器４４のＤボートに現われ、０または１なる値が大刀導線３１上に現われ、両者は加算される。

その結果得られる和、即ちポインタ十〇（または］、Ｎを法とする）は出力ボート。およびハス４５上に現われる。バス４５は３本の別個のバスに分岐する。部ちポインタ・メモリ４ｏのＤボートに至るハス５１と、ＲＡＭ、１２のアドレス・ボートＡに至るバス５３と、比較器４６のＤ２ボートに至るバス５５である。

ＲＡＭ１２中に加えられるワードはそのＤボートに現われる。ワードがその中に加えられるメモリ・セルのアドレスを示すポインタはそのＡポートに現われろ。

制御導線３３がエネイブルされろと、Ｄボートのワードはバス５３上のポインタによりアドレス指定されたＲＡＭ１２のメモリ・セル中に加えもオーる。

ＲＡＭ１２かも読み出されるワードはハス５３上のＡボートを通して加えられるポインタによりアドレス指定される。その後、ワードはＲＡＭ１２のＱボートに現れ、バス１５．を介してレジスタ１０のＤポートに加えられる。

制御導線３５がエネイブルされると、ＲＡＭ１２から読み出されたワードはレジスタ１０中に加えられ、そのＱボートおよびバス１３上に現われる。

比較器４６のＤｌ　およびＤ２ボートの入力値が比較される。入カイ直が等しし・と、出力は】となり、そうてないと８１力はＯとなる。比較器４６からの出力はハス４７を介してフリップ・フロップ４８のＤポートに送信される。

制御導線３７かエネイブルされろと、比較器４６からの出力はフリップ・フロップ４８に加えられろ。フリップ・フロップ４８の値は導線４９によりＲＯＭ２２に連続的に加えられる。

ＲＯＭ２２およＯ・制御レジスタ２４は制御回路２６を形成する。利用手段１４がメツセージを受信する準備が整うと、ハス６１を介して出力面ｊ御および論理回路６０に１５、号か送信されろ。その後ぐ出力制御回路６０は導線６３を介し、てＲＯＭ　２２に読み出しコマンドを加える。

ＲＯＩＶＩ　２２に加わる８本の導線２１，２３．４９および６３の状態に応じて、ＲＯＭ２２から１つのインストラクションか読み出され、導線６５上のクロック・パルスと同時に制御レジスタ２４に転送される。レジスタ２４の内容、即ちＲＯＭ２２からのインストラクションは次のクロック周期期間中のデバイスの状態を規定する。このようにしてレジスタ２４は１２本の導線２３，２５゜２７．２９．３１．３３．３５および３７の現在の値を保持している。導線２３は次の状態を発生するためのＰＬＡ２２の入力としてフィードバックされる４ビツトより成る数値を伝送する。ＲＯＭ２２かもの次のインストラクションによって規定される次の状態は導線２３上の数値および制御導線２１．４９および６３上の新らしい入力によって規定される以前の状態に依存する。

単一のＦＩＦＯキューからの情報の読み出し第１のクロック胤期期間中に利用手段１４からのコマンドに応動して、制御回路２６はＲポインタのアドレスを導ｗ２５を介してポインタ・メモリ４０に送信する。

それと同時に、制御導線２９はエネイブルされ、そわによって前述のＲポインタはポインタ・レジスタ４２中に加えられる。第２のクロック周期期間中、導線３１は０なろ値を伝送し、それによってＲポインタは加算器４４に加えられ、比較器４６のＤ２ボートに現われろ。同し第２のクロック周期の期間中、緯線２５はＬポインタのアドレスをポインタ・レジスタ４０に加え、Ｌポインタは比較器４６のＤ１ポートに現われろ。比較器４６がらの出力はエネイブル導線３７によってフリップ・フロップ４８に加えられろ。キューが空であるか、または完全なメツセージを有していない場合には、ポインタＬおよびＲは等しく、導線４９上の値はｌである。しかしキュ５−か部分的に読み出されたメツセージまたは少くとも１つの完全なメツセージを有している場合には、導線４９上の値はＯである。

第３のクロック周期期間中、導線３１上の値は１であり、加算器４４は安定な状態となる。加算器４４かもの出力Ｒ＋１のイ直はバス５３上に現われ、ＲＡＭＩ　２から読み出されるべきワードを指示する。

第４のクロック周期期間中、もし第２のクロック周期の期間中に導線４９上の値がＯであったとすると、導線３５はエネイブルされ、第３のクロック周期期間中にＲＡＭ１２から読み出されたワードはレジスタ１０中に加えられる。該ワードはレジスタ１０のＱボート、従ってバス１３上で連続的に得られる。導線３５はまた出力制御論理回路６０に対する入力信号を伝送し、該回路に１つのワードが読み出された時点を知らせる。

前述の第３のクロック周期期間中、増加されたＲポインタ、即ちＲ＋１はバス５１によりポインタ・メモリ４０のＤボートに加えられる。第４のクロック周期期間中、導線２５はＲポインタのアドレスを送信し、導線２１はエネイブルされ、それによってバス５１上の増加２うされたＲポインタＲ＋１は新らしいＲポインタとしてポインタ・メモリ４ｏ中に加えられる。

線路１１で受信されるワードに応動して、入力制御回路２０はこの状態を導線２１を介して制御回路２６に送信する。その後、第１のクロック周期期間中、導線２５はポインタ・メモリ４ｏ中のＷポインタのアドレスを送信し、このようにしてアドレス指定されたＷポインタはエネイブル導線２９によりポインタ・レジスタ４２中に加えられる。第２のクロック周期期間中、導線３１は１なる値を送信しており、それによって加算器４４がらの出力はｗ＋１となり、該ｗ＋１は比較器４６のＤ２ボートに現われる。それと同時に、導線２５はポインタ・メモリ４０中のＲポインタのアドレスを送信し、このようにしてアドレス指定されたＲポインタは比較器４６のり、ポートに現われる。

第３のクロック周期期間中、導線３１上の信号の値は１に留まり、比較器４６がらの出力はエネイブル導線３７によりフリップ・フロップ４８中に加えられる。

比較器４６がらの出力、即ちフリップ・フロップ４８の内容か０であると、これはＲポインタとｗ＋１が等しくな（、ＲＡＭ１２４）Ｄポートのワードをその中に入れてよいことを意味する。

このようにして、第４のクロック周期期間中、ＲポインタおよびＷ＋１が等しくないと、ＲＡＭ１２のＤポートのワードがエネイブル導線３３によりその人ポートのＷ＋］によりアドレス指定されたロケーション中に加えられる。導線３３はまた入力制御回路２０に入力信号を送信し、バッファ１８からのワードがＲＡＭＩ　２中に加えられた貯魚な指示する。

同じ第４のクロック周期期間中、導線２５はポインタ・メモリ４０中のＷポインタのアドレスを送信し、導線２７はエネイブルされ、そ牙１によってバス５１上のＷポ第２図のメツセージ終了フラグ３６によって完全なメツセージが受信さねたことが示されると、第１図の導線２１はこの状態を制御回路２６に送信する。

これに応動して、Ｌポインタは更新されろ。この更新には２クロック周期が心安とされる。

第１のクロック周期期間中、導線２５はポインタ・メモリ４０中のＷポインタのアドレスを送信する。導線２９はエネイブルされ、Ｗポインタはポインタ・レジスタ４２中にコピーされろ。第２のクロック周期期間中、導線３１はＯなろ値を送信する。このようにして、Ｗポインタはハス５１」二に現れる。導線２５はポインタ・メモリ４０中のＬポインタのアドレスを送信する。導線２７はエネイブルされ、そねによってハス５１上のＷポインタのｌｒ７はＬポインタ中にコピーされる。

単一のＦＩＦＯキューのリセットＲポインタの値をポインタ・メモリ４０中のＬおよびＷポインタ・ロケーション中にコピーすることによりキューを空とすることでＦＩＦＯキューはリセット、即ち初期化される。

第１のクロック周期期ｍＪ中、導線２５はポインタ・メモリ４０中のＲポインタのアドレスを送信し、Ｒポインタはエネイブル導線２９によりポインタ・レジスタ４２中に加えられる。

第２のクロック周期期間中、導線３１上の値は０となり、それによってＲポインタはハス５１上に現われる。

導線２５ばＬポインタのアドレスを送信し、エネイブル導線２７によってＲポインタの値はポインタ・レジスタ４０中のＬポインタ・ロケーション中にコピーされる。

同様に第３のクロック周期期間中、導線３１上の値は０に留まり、それによってＲポインタはバス５１」二に継続して現われろ。導−線２５はＷポインタのアドレスを送信し、エネイブル導線２７によってＲポインタの値はＷポインタ・ロケーション中にコピーされる。

両方の曹き込みコマンド導線２１および読み出しコマンド導線６３が同時にエネイブルされると、たとえＦＩＦＯキューが満杯で操作が光子てきない場合でさえも制御回路２６は書き込みコマンド４＆２１に優先権を与える。次の操作は導線６３の読み出しコマンドとなる。

単−のＦＩＦＯキューの人力制御過程前述の如（、情報ワードが受信されろと、該ワード−はバッファ１８および誤り検出器１６中に加えられる。各ワードかバッファ１８中に完全に・加えられると、入力制御回路２０は導線２１を介してＲＯＭ２２にコマンドを送信し、それによってバッファ１８中の情報ワードはＲＡＭＩ　２に転送されろ。

前述の如く、各々の情報ワードが誤り検出器１６中に加えられた後、その中で伝送誤りの有無が検出される。

伝送誤りか検出されなかった場合には、導線１７がエネイブルされる。−万バツファ１８中に加えられた各ワードはメツセージ終了フラグと比較される。メツセージ終了フラグが検出されると、その状態はバス１９を介して入力制従」回路２０に送信される。

導線１７がエネイブルされ、メツセージ終了信号かハス１９を介してバッファ１８から受信されると、入力制御回路２０は導線２１を介してＲＯＭ２２にコマンドを送信する。これに応動して、Ｗポインタ中のアドレスは１７ポインタ中にコピーされ、それによって完全なメツセージかＲＡＭ１２中に入ったことを示す。

その後、このメツセージはＲＡＭ１２から読み出されろ。

しかし誤り検出器１６で伝送誤りが検出されると、導線１７はエネイブルさＪｌない。導線１７上に信号が存在しないと、異なるコマンドか入力制御回路２０から導線２１を介してＲＯＭ２２に送信される。これに応動して、Ｌポインタ中のアドレスはＷポインタ中にコピーされ、それによってＷポインタは初期位置に戻る。その結果、瞑った情報ワードはＲＡＭＩ　２中に保持されない。

第４図には伝送線路１１を介して受信された複数個のパケットを記憶する複数個のファースト・イノ・ファースト・アウト・キューを実現するシステムが示されている。パケットは１つまたはそれ以上の信号源からのディジタル・ビットのパケットとして伝送される。そのようなパケットの１つが第５図に示されている。

このパケットは単一のメツセージを伝送する第２図に示すパケットと類似しているがパケットと信号源を関連イ・ｊける信号源アイデンティフィケーション番号３８が付加されている。

第５図に示すデータ・ブロックは１つまたはそれ以上のワードを有しており、各ワードは複数個の情報ビットより成る。

パケットは誤り検出器１６およびバッファ１８に同時に加えられる。誤り検出器１６で伝送誤りが検出されないと、入力制御回路２ｏは信号源アイデンティフィケーション番号がバッファ１８中に入れられたことを指示する。その後導線７３がエネイブルされ、信号源アイデンティフィケーション番号が導線７１を介してレジスタ７０中に加えられる。

情報ワードがバッファ１８中に加えられると、該情報は先に第１図と関連して述べたようにハス１９を介して入力制御回路２０に加えられる。制御回路２６に対する導線２１が次にエネイブルされる。これに応動して第１のクロック周期期間中、導線２５．はポインタ・メモリ５４０中のＷポインタのアドレスを送信する。それと同時に、４＃３９はエネイブルされ、それによってレジスタ７０中のチャネル番号はマルチプレクサ７２を通゛して加えられ全。信号源アイデンナイフイケーション番号は導線７５上′に現れる。この導線７５は３本の導線に分岐する。即ち導線８５は信号源アイデンティフィケーション番号をランダム・アクセス・メモリ１２に加え、導線８３は信号源アイデンティフィケーション番号をポインタ・メモリ４０に加え、導線８１は信号源アイテンナイフイケーション番号をデコーダ８０に加える。導線２５および８３はポインタ・メモリ４０かも読み出すべき特定のＷポインタを同定するのに要求される情報を伝送する。

更に詳細に述べると、ランダム・アクセス・メモリ１２は複数個のパケットを記憶するよう構成されている。

Ｍｉ＋述の如く、各パケットはイ６号源アイデンティフィケーション番号により識別される。更に、各々のパケットは１つまたはそれ以上のワードより成る。第１図の単一のＦＩＦＯキューに関して前述したように、３つのポインタＷ　、　Ｒｔ、；よびＬがＲＡＭ１２へのワードの読み出しまたは書き込みに使用される。従って各々の信号源、即ちＦＩＦＯキューに対してポインタの別個の組を自する必要がある。こｆらポインタの組はポインタ・メモリ４０中に記憶されている。このようにして導線８３はポインタの特定の組を識別し、導線２５はその特定の組の中の特定のポインタを識別する。３つのポインタの組が完全なメツセージの読み出しを制御するものとして述べて来たか、メツセージの１部分のみがあるキューに配憶されている場合にそのキューから読み出したいならば２つのポインタＷおよびＲのみを使用すべきことを理解されたい。

その後、ワードをバッファ１８からＲＡＭ１２中に書き込む操作は単一のＦＩＦＯキューに対して前述したのと同じ仕方で実行される。しかしバス５３がワード・ロケーションのアドレスをＲＡＭ１２中に加えるのに使用される場合には、信号源アイデンティフィケーション番号がバス８５上に現われるので正しいワード・ロケーションがアドレス指定される。

完全なメツセージが受信されると、最後のパケット中のメツセージ終了フラグ３６はこの情報をバッファ１８および入力制御回路２０を介して制御回路２６に伝える。

これに応動して、導線８７はエネイブルされ、デコーダ８０が導線８１上の特定の信号源アイテンティフィヶーション釜号に相応する導線８５の内の１本をエネイブルすることを許容する。エネイブルされた導線８５の内の１本はレジスタ８２の組の内の相応するレジスタの状態をＯから１に変化させる。利用手段１４は導線９１を介してレジスタの組８２中に加えられるＦＩＦＯキューの状態を周期的に読み出す。

利用手段１４がＦＩＦＯキューから読み出す準備が完了すると、導線９１を介して受信された情報はその中に少くとも１つのパケットを記憶したＦＭＦＯキューを選択するのに使用される。そのキューに相応する信号源アイデンナイフイケーション番号はハス６７を介してレジスタ７４に送信される。それと同時に、読み出し要求はハス６３を介して制御回路２６に伝えられ、レジスタ７４は導線６９によってエネイブルされ、それによって信号源アイデンティフィケーション番号は利用手段１４からその中に加えられる。導線３９は制御回路２６によってエネイブルされ、それによってマルチプレクサ７２は信号源アイデンティフィケーション番号をレジスタ７４かもハス７５、そしてバス８３および８５に加える。

前述の如く、ハス８３は信号源アイデンティフィケーション番号をポインタ・メモリ４０に加え、それによってアクセスすべきポインタの特定の組をアドレス指定する。

同様に、バス８５は（ｉ号源アイデンティフィケーション番号をＲＡＭ１２に伝え、それ罠よってそこから読み出すべき特定のパケット、即ちＦＩＦＯキューをアドレス化定スる。ＦＩＦＯキューからの読み出しの残りの過程は第１図と関連して中−のＦＩＦＯキューに対して前述したのと実質的に同一である。

第１図と関連してｍ１述したように、利用手段１４がＲＡＭ１２中のＦ、　Ｉ　Ｆ　Ｏキューがらパケットを読み出そうと試みるとき、ポインタ・メモリ４０中に記憶されたポインタの比較が行なわれる。この比較の結果は導線４９を介して制御回路２６に送信される。このようにして利用手段１４が空のＦＩＦＯキューを読み出そうと試みるとき、この状態は導線４９を介して伝送される。その後、リセット導線９９は制御回路２６によりエネイブルされ、それによってレジスタの４１１８２中の現在読み出されているＦＩＦＯキューと関連するレジスタをリセットする。

ＦＩＦＯキューは単一のＦＩＦＯキューに対して第１図と関連して前述したような仕方でキューを空にすると共にレジスタの組８２中の相応するレジスタを０状態にリセットすることにより初期化されろ。

第６図を参照すると、複数個のＦＩＦＯキューの更に他のシステムが示されている。このシステムは以下に述べる改良点を除き第５図を参照して述べたシステムと類似の動作をする。レジスタの組８２の内容は導線９３を介して転送され、導ｍ９７上のエネイブル信号に応動してレジスタの第２の組９０中に加えられる。

レジスタの組９０中に記憶された各々のＦＩＦＯキューの状態はバス９５を介して利用手段１４に加えられる。この状態は利用手段１４によって逐次スキャンされ、少くとも１っ段１４によって読み出されろ。レジスタの組９０を一回スキャンした後、利用手段１４はレジスタの組８２の内容をレジスタの組９０中へ転送することを許容する。こ各キューからの読み出し、書き込みおよびリセットは第５図と関連して前述したと同じ仕方で行なわれる。同様にレジスタの組８２のリセットは第５図と関連して前Ｆｌθ２国際調査報告

Claims

【特許請求の範囲】

１．　複数個のファースト・イン・ファースト参アウト・キュー中の複数個のパケットを一時的に記憶する装置において、前記パケットの各々・は複数個の信号源から伝送された前記パケットの多重化信号流として伝送線路上で受信される１つまたはそれ以上の情報ビットより成り、かつｎｊｊ記パケットの各々は前記信号源の１つと同じ・であり、該装置は、前記パケットの各々の前記信号源を同定する手段と、前記パケットの各々をｍｊ記ソファ−ストイン・ファースト・アウト・キューの１つに割当てる手段と、前記パケットを前記ファースト・イン・ファースト・アウト・キュー中に記憶する手段とにより特徴づけられる装置。２　請求の範囲第１項記載の装置において、前記記憶手段はランダム・アクセス・メモリより成ることを特徴とする装置。３　請求の範囲第２項記載の装置において更に、前記ファースト・イン・ファースト・アウト・キューの各々力ｉｊｊ記パケットの内の少くとも１つをその中に記憶した時点を指示する手段より成ることを特徴とする装置。４　請求の範囲第３項記載の装置において前記記憶した時点を指示する手段は更に、前記ファースト・イン・ファースト・アウト・キューがその中に前記パケットを少くとも′１つ加えることに応動して状態の変化を記憶する手段を含むことを特徴とする装置。５、請求の範囲第４項記載の装置において、前記記憶した時点を指示する手段は更に、前記状態の変化を記憶する手段中に記憶されたすべての前記ファースト・イン・ファースト・アウト・キューの状態をその中に周期的かつ同時に読み出し、記憶する手段を含むことを特徴とする手段。６　複数個のパケットを複数個のファースト・イン・ファースト・アウト・キュー中に一時的に記憶する方法において、前記パケットの各々は１つまたはそれ以上の情報ビットより成り、前記パケットは複数個の信号源からパケットの多重化された信号流として伝送線路上で受信され、前記パケットの各々は前記信号源の１つと同じであり、該方法は、１）前記パケットの各々の信号源を同定し、２）前記パケットの各々を前記ファースト・イン・ファースト・アウト・キューの１つに割当て、３）　ｎ＋ｉ記パケットを前記ファースト・イン・ファースト・アウト・キュー中に記憶し、４）前記ファースト・イン・ファースト・アウト・キューの各々がその中に少くとも１つのパケットを加えた時点を指示する階程より成ることを特徴とする方法。７　請求のれ四組６項記載の方法において、前記加えた時点を指示する階程は更に、・イン・ファースト・アウト・キューのいずれかに加えられた時点を記憶する階程を含むことを特徴とする方法。８　請求の範囲第７項記載の方法において、前記加えられた時点を指示する階程は更に、すべての前記ファースト・イン・ファースト・アウト・キューの状態を周期的、かつ同時に読み出し、該状態を記憶する階程を含むことを特徴とする方法。