JPS59500437A - 自動回路識別装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 自動回路識別装置 技術分野 本発明は、回路試験装置に関し、特に、被試験ユニ′ノドと、公知の複数ハさま さまな回路に関して複数の試験を行ない、試験に合格したことを検出した時に被 試験ユニットについての識別結果を与えるための試験ｉｔとの７０ログラム自在 インタフエースを有する携帯形試験装置に関する。

関連出願に対するクロスレファレンス 本出願は、１９７９年１１月２０日出願の「電圧調整器を改良した自動回路試験 器Ｊ　、　（「ＡＵＴＯＭＡＴＩＣＣＩＲＣ［ＪＩＴ　ＴＥＳＴＥＲＷＩＴＨＩ ＭＰＲＯＶＥＤ　ＶＯＬＴＡ（）ＥＲＥＧＵＬＡＴＯＲ」）と題する特許出＠第 ９６．０．３０号の一部＠続出顆である。

発明の背景 本発明は、携帯形回路識別装置に関する。近年、アナログおよびディジタル双方 の集積回路電子装置に対する市場が事実上局発的に拡大した。高精度と、極端な 環境条件に対する裕度とが要求される多くの応用面においては、混成集積回路お よび各種の標卓モジュールも広く使用されている。

今日では、数百種類の標準集積回路が市販されており、それらは全ていくつかの 標準構造ソケットの１つに適合するようになっている。量も広く知られている構 造は、４個から６個までの間のピンをもつ回路に対する標ａ２列形（ＤＩＰ　） ソケットである。さらに最近では、広いソケット行間間隔をもった２４ピン、４ ０ピン、および６４２ンの２列形構造が、大規模集積回路（ＬＳＩ　）の分野て 一般に使用されるようになってきた。さらに、軍用装置にはＳＥＩφおよびＳＥ ＥＭ標準モジュールが一般に使用されている。集積回路分野において、回路密ｑ −Ｅ−ますます増大し１、それとともに比較的大きいチップ上に回路を製造しう るよ５になってきてから、大規模集積回路の分野ｌこおいては標準集積回路（Ｉ Ｃ）パッケージによって極めて複雑な機能を実現しうるよ５になった。

一般消費者向は製品に対する集積回路の使用の増大に伴い、複雑な集積回路に対 する携帯形試験装置が必要になってきた。本出願人による同時係属出願である、 １９７９年１１月２０日出願の「電圧調整器を改良した自動回路試験器」（［Ａ ＵＴＯＭＡＴＩＣＣＩＲＣＵ■ＴＴＥＳＴＥＲＷ工ＴＨ工ＭＰＲＯＶＥＤ　ＶＯ ＬＴＡＧＥ　ＲＥＧＵＬＡＴＯＲＪ　）と題する特許出願第９６．［］３０号に は、本発明の実施例に類似したバーダウエアによって構成された、新しい極めて 能率的な集積回路試験器が示されている。そこに開示されている発明は、本発明 の実施例が物理的にそこの第６図に従って構成されているという点て本発明と関 連３ している。さらｌこ、その同時係属出願の発明および本発明において用いられて いる相互接続には、共通の特徴がある。従って、その同時係属出願の出顎番号第 ９６．０ろ０号の内容は、全てが本明細書に記載されており、それについての説 明は省略する。

特許出願第９６，０３０号に示されている装置は、試験用ソケット内に置かれた 回路が、特定の選択された種類の回路機能を正しく行なっているがとうがを試験 する装置である。換言すれば、その回路が正しく動作しているかどうかを確かめ るため？こ、回路の種類を知ることが必要なのである。

集積回路、特に同一パソケージ内に収められた多数の異なった回路が極めて大量 （こ使用されるようになってきていることと、回路には「自社」番号が表記され るのが習慣であることとによって、現場のサービス業務を行なう人に深刻な問題 が起こってくる。１つの問題は、基本的には、特定の集積回路であることを単な る無知によって識別できないことである。

最近の電子回路製造慣行についてよく知っている者ならばわかるように、多くの 原装置製造業者（ＯＥＭ　）は、購入業者の「自社Ｊ部品番号が表記された大量 の標準興積回路を発注し、装置の公称名の表記は省略している。この慣行は、Ｏ ＥＭからの購入業者の自社部品番号のりは方を導入業者の望む形式のものにして おいて、最終消費者なして強制的にＯＥＭから予備部品を購特表日Ｒ５９−５０ ０４３７（３） 入させろため１こ用いらｉｔている。

従って、現場のせ一ビス業務においては、特定の装置を修理するの７こ必要な知 識の連鎖の中の「不明部分」が自社番号を表記された集積回路の公称名のみであ ることがしばしばある。

従って、螺進パッケージ内の特定回路の識別を行ないうる装置を提供することが 所望される。

さらに、特定の飛行機または潜水艦などの軍用装置の多くにおいては、特定の装 置内にある形式の標値モジュールのみが使用されることは公知である。従って、 標准モジュールを速やかに試験して、その動作が使用さる可能性のある公知のモ ジュールの組内のいずれかのモジュールの正しい動作シこ相当しているかどうか を決定しうる装置を提供することが所望される。

発明の要約 本発明は、種属ソケット内に挿入された被試験回路の識別を行なう目的で、その ソケットの一ン間の特定の伝達特性についての複数の試験を極めて速やかに実施 しつる装置を提供する。

ここで用いられる「混成集積回路」という用語は、ＡＮＳＩ　／工ＥＦＪ　５ｔ ａｎｄａｒｄ　１０　Ｄ　−１９７７の定義によるものと、所定の接続ピン配置 をもったユニット内に収められた電子成分から成る任意のモジュール構造のもの との双方を含む広い青味で使用される。

本発明の装置は、好ましくはメモリに記憶された複数の試咄ゾロンージャを含み 、それによって試験装置上に四己役された特定のソケットに連合する構造をもつ 複数の集積回路の全てを、正しく動作するかどうが確かめうるようになっている 。

本発明の装置は、選択的に動作させて試験シーケンスを開始させうるようになっ ており、試ｔシーケンスは一旦開始されると、試験されている回路が特定のさま さまなりｗ７．入力に対して、回路の識別を可能にする正しい応答の完全な組を 与える才で、または試験の全種類が終了するまで、全ての試験様＠ｌこゎたって 継攪的に行なわｈる６前者の場合には、試験されている特定の回路が識別された ことを使用者に知らせるための識別信号が（好ましくはアルファニューメリック 可初出力として）発生せしめられる。後者の場合ｌこは、試験されている回路が 試験の種二：頂内に嘱する複数の１ｐ路のいずれとも異なつ７２種類のものであ ること、またはその回路が試験の種類内に喝する回路ではあるが正しく機部しな いこと、のいずれかを示す出力が発生せしめられる。

好ましい形式の本発明の装置は、特定の標準ソケットに接続された２方向性ボー ト構造を有し、そのポート構造は、マイクロコンピュータの制剤を受けて標羞ノ ケソトのピンの役割を決定する。ピンの役割には、入力駆動、出力負荷接続、望 源接崎、および接地が含まれる。

従って、本発明の目的は、欄蕪パッケージ円に配置された特定の回路であって使 用者に対し種類の適宜な表記が行なメコれていない咳回路の伝達特性を確招する ための、これまでに知られていない、極めて高速度の装置？提供することである 。

不発明のもう１つの目的は、漂県ノケソト潴造内のピンに接続され、自由に決め 得る複数の人力をノ）つた自翳回洛識号１装置を提供することである。

本発明のもう１つの目的は、複数の賊驕ゾロ／−ジャを有する回路識別装置？提 供することである。こ牙１らの試論ゾロシージャはそれそ゛れが特定入力の組の 供給と特定の応答出力の試験とを行なう複数の試跨条件を含んでおり、その際、 任意の試１灸件に対して特定の応答出力を発生する被試栓回烙の故障は、本識別 装置をして他の試験ゾロシージャを開始せしめるようになっている。

本発明のこれらの、およびその他の、堵目的は、本発明の実施例についての以下 の説明において明らかに第１図は、本発明の実施例の絵画図である。

第２図は、本発明の実施例のブロック図である。

第３図は、本発明の実施例の、部分概略、部分ブロック図である。

第４Ａ図は、ロールテーブルメモリ構造とテキストゾロ／−ジャ命令との、闇の 関係を示す図である。

第４Ｂ′；２１ｊま、被試験ユニットを識別するための本発明の拭驕ゾロンージ ャ・シーケンスの流れ図である。

埴５叉は、被試呻ユニ′ノドを保持するソケットの特定のピンと、本発明の実施 例との間のインタフェースの図である。

蒐６・図は、本発明の実施９１１内の試験ゾロシージャメモリ・内に記憶された 試験ルーチン？こおける命令形式の菰１′辺には、本発明の実施例の絵画図カー 示されている。本発明の実施例の操作が簡単であることは、第１図に示されてい る実施列の簡単さかられＤ・る。ソケット１０は、１試ｔユニット（τＵＴ）に 対する電気壕櫟を行Ｔようための装・苛である。第１雫に示されているよう１こ 、ソケット１０ば、４鴻的な２列形４０ピンノケットである。本技術分野に精通 した者ならば、１進電子モジュール（ＳＥＭ　）または装置支持電子モジュール （ＳＥＥＭ　）のような他のソケットを用いることもてきること、およ０１　ソ ケット１０または他のノケソト構−告Ｉこ対する制電なアダプタが本発明の装置 と共用され得ることが解るはすである。

本発明の実Ｋ　！？ｌｌは、３つの外部スイッチ、すなわち試埼オンスイッチ１ １と、２つの２重停止位置スイッチ１２および１３と１こよって使用者により制 湖されるよう？こなっており、スイッチ１２ぢよ丁に１３はそれぞれ１昭方向（ ＦＷＤ　）用およトド逆方向（Ｒ三■）用になっている。

実施列には、アルファニューメリック表示％　＃　１６も備えられているっこの 実施例においては、４文字表示が用いられるが、１００種類またはそれ以上の欄 焦回７各モジュールの確稔には、これて十分であることがヲＤかつている。もち ろん、表示装置１６に、もつと冬数、またはもつと少数の、文字を使用すること もてきる。

本発明の実施例は衡めて簡単に使用てきるので、第１図を参照しつつこれについ て説明する。以下において説明される動作は、装置の内部機能に関連している。

以下に詳述されるように、本発明の実施例ｊ・ま、ツケ”／　）　１０に適合す る約１００種菌の１進装置を試験するための命令を記憶したメモリを備えて（・ る。実施例の内部には、アルファニューメリックの順序で配列されたテーブル（ 正確にはテーブルを発生する装置）がある。このテーブルは、本明細書において は「ロールテーブル」と呼ぶことにする。

実施例を起動させるためには、使用者はまず試験オンゼタン１１を押下して装置 ？オン状態ｔこする。スイッチ１２および１３は、２重停止位罹スイッチである 。

すなゼつち、これらのスイッチの１つを装置内へ第１距離たけ押下すると第１組 の接薇が閉成され、さらに押下すれｌず第２組の接点が閉成されるようになって いる。

実倫例は、電池の出力電圧を可視して、胃、也電圧が低くなりすぎて電池を取替 えるか再充電しなけれｔずならなくなった時は、それを指示する適宜の表示を行 なうようになっている。

この装置は、試殆オンゼ々ン１１ケ所定時間の間（実施例においては約２秒）押 下状態ｌこ保つか、ナたは、装置に利して、実施例１こおいては約３Ｄ秒である 第２所定時間の間、なんら入力を供給しないことによってターンオフされる。こ のようにして、ソケット１０に差込まれた特定回路に対する任意の記憶されてい る試験ルーチンは、わずか６つの外部入力（スイ゛）千１１，１２．１３）を甲 いること（こより、二束やかに計つ簡屯Ｉこ実行されうる。

第２図には、実用例のブロック叉が示されている。

第２図かられかるよ５ｉこ、本発明の装置を制御するのに必要な、使用者が操作 ナベき外部入力装置１・まスイッチ１１．１２．１３のみである。表示装置１６ は第２図には１ブロツクとして示されている。第２図ζこ示されているように、 スイッチ１２および１３は直接マイクロコンピュータ２０の入力に接続されて（ ・る。試険オンスイソチ１１はマイクロコンピュータ２０と電源１７との双方に 接続されている。マイクロコンピュータ２０は２方同性バス１８によ１つ実１列 の１余部分（こ埠櫟されている。箪２図の２方向性／ぐス１８は、２力０ 向性データバス、アドレス・くス、ぢよ杯適宜の制匍線路を含んでいる。

バス１８はＩ１０／メモＪ１ブロック２５に接続さりｔており、メモリプロ゛ツ ク２５は要素として７０ログラム自在インタフエース２１と、被試鈴ユニットに 対する各種の試験プロシージャ用の命令を記憶している読取専用メモリ２２とを 含んでいる。第２図には、被試験ユニット２７に対する汎用接続１９が示されて いるっ実施列においては、この接続は第１図に示されている′ソケット１０にな っている。第２図の線路２６は、電源１７が電力をＩ１０／メモリブロック２０ と、被試験ユニ゛ノド２７とに供給することを示している。電力は、マイクロコ ンピュータ２０の制御を受（−１′で、ある特定の条件下においてのみ■／○／ メモリブロック２５と、被試験ユニット２７とに供給されるようになっており、 それによって電源１７の電池の消耗は最小化される。

次に、第３図には、本発明の実施例が詳細に示されている。この実施例において は、マイクロコンピュータ２０として、現在カリフォルニア州すンタクララのイ ンテル社（工ｎｔｅＩ　Ｃｏｒｐｏｒａｔｉ○ｎ）によって製造されている８７ ４８型８ピソトワンチツデマイクロコンピユータを用いる。８７４８マイクロコ ンピユータの機能（こついての洋訓な説明は７　ＭＣ３−４８フィクロコンピュ ータニーｒ−ｆマニアル（Ｍｉｃｒｏｃｏｍｐｕｔｅｒ　ＵｓｅｒｓＭａｎｕ、 ａｌ　）　Ｊ　１９７７缶？こ記載されている。ここでは、本技術分野に精通し た者が、本発明においてマイクロコンピュータがとのように動作するか、また本 発明の実施例をｍｅするのに他のマイクロコンピュータがとのように使用できる かを十分に理解しうるように以下に詳述する。

８７４８マイクロコンピユータは、ＩＫの８ビツト消去可能プログラム自在読取 皇用メモＩＪ　（ＥＰＲＯＭ　）を含んでいる。本技術分野に精・うした者なら ばイっがるように、８０４８マイクロコンピユータはマスク型プログラム自在読 取専用メモリを含むので、８０４８マイクロコンピユータは本発明の実施例の量 妾に用いることができる。

工／　０７．ｚメモリ２５（第２図参照）は、第６図に示されている２つの集積 口＠２５ａおよび２５ｂとして具体化されている。これらの回路のそれぞれは現 在、カリフォルニア州すンタクララのインテル社（ＩｎｔｅｌＣｏｒｐｏｒａｔ ｉｏｎ　）　ｌこよって製造されているＩ　／　Ｏを有する８７５５　Ａ　ＫＰ ＲＯＭである。本技術分野に精通した者ならば以下の８７５５Ａについての説明 から、本発明の実施例が、他の同様な読取専用メモリと工／○ボートとの組合せ を用いてどのように構成されるかイっかるはずである。しかし、この４儒装置の 新しい利用法が、本発明の特徴の１つ？こなっていることを理解すべきである。

第５Ｍｊ、：おいては、電源１７ば１プロ°／りとして示されている。第２図に 関連して前述したように、マイクロコンピュータ２０に対する１にのメモリは、 オペレーティングシステムメモリ（第２図の２８）と、ロールテーブルメモリ（ 第２図の２９）との２部分に分割できると考えてよい。オペレーティングシステ ムメモリ（等２図の２８）には識別ルーチン（第４Ｂ図）を実行するだめの命令 が含まれており、複数の試驕ゾロシージャ用の特殊な命令はチソ７°２５ａおよ び２５ｂに含まれている。

８７５５Ａチツプ２５ａおよび２５ｂのそれぞれに関連する１６にのＦＦＲＯＭ は２に×８メモリであって、各種の公知装置用の複数の試験デロシ〜ジャのため のプログラム命令を含んでいる。それぞれのチップ２５ａおよび２５ｂは２にの ８ビツトワードを含んでいるので、第３図に示されている実施例においては、全 部で４にの外部メモリアドレスにアクセスできなくてはならない。従って、チッ プ２５ａおよび２５ｂ内に試験デＱシーシャ命令を含む外部メモリをアドレスす るためには１２ビツトが必要になる。

第２図の汎用バス１８は第３図においても１８として示されており、次の成分を 含んでいる。すなわち、８ビツトの２方向性パス３０と、マイクロコンぎユータ ２００８ビットの２方向性ボートの半分に接続された４ビツトの漁２方向性パス ３１と、アドレスラッチ有効化線略３５（ＡＬＥ）、否定プログラムストア有効 化線路３６（ｐｓｇＮ）、否定書込紳烙３７（Ｖ／Ｒ）、および否定読取線略３ ８（ＲＤ）を含む４制例線路パス３２と、マイクロデロセッ廿２０のもう１つの ８ビツトａ２方向性ボートの１部に接続された６ピソトバス３９と、である。６ ビソトパス３９は、ソケット１０の６つの２７に直接接続されている。バス３９ （・ま、マイクロコンピユー々２０の内部にこれに関連したプルアップ抵抗をも っているので、外部プルアップ抵抗は不必要である。

１顆方向および逆方向スイッチ１２および１３は接地された極なもっている。前 述のように、これらのスイッチは２重停止ヒ位置スイッチであり、第３図にはそ れぞれの停止位置におけるそれぞれの接点が示されている。スイッチ１２の第１ 位！接点は４０によって示され、第２接点は４２によって示されている。すな４ つも、スイッチ１２を第１位置まで押下すれば接点４０が接地され、同スイッチ を第２位置まで押下すれば双方の接点４０および４２が接地される。第６図から れかるように、スイッチ１３も同様に動作する。スイッチ１２および１３のそれ ぞれの接点４２およびＡ３は電気的に同一のものであり、従って、いずれかのス イッチを菓２位覧まて押下すれば、マイクロデロセソせ２０の割込み（ＩＮＴ　 ）と指示されている入力に接続された点４５が接地される。スイッチ１２および １３の４ 動作の詳細は、同時ｆ系導出鴨である特許出願第９６，０３０号に説明さ牙ｔて いる。本発明において１ｉ、スイッチ１２および１３がロールテーブルを１頃方 向および逆方向に発生させることを知っていさえすればより・。

電源１Ｔの出力は、線路４８，５５、および５６上に現われる。線路５６は電力 を、マイクロコンピュータ２０と、スイッチ１２および１３に関連した抵抗とに 供給する。線路４８は電力をチップ２５ａおよび２５’ｂへ、タップ点４９およ び５０を経て供給する。

電源１７からのＱｑ５５は電力を、点５１を経て被試呻ユニットへ、韮だノケ゛ ノド１０の受容器に接続された外部プルアップ抵抗５８へ、供給する。

填３図にセいては、ソケット１０は、例えば標準電子モジュール（ＳＥＭ　）の 集合のように、専用の電源ピンと接地ピンとを有するように示されているが、ソ ケット１０１こおいては、さまざまなピンを、電源ピンおよび接地ピンとして定 めることができ、それは他の入力駆動条件および出力負荷条件を決定する場合と 同様である。

第６図に示されているように、■１０／メモリチソデ２５ａおよび２５ｂの下位 の８つのアドレスビットＡＱ−Ａ７は、２方向性パス３０に接続されている。

また、上位の３つのアドレスビットは、バス３１の３ビツトに接続されている。

マイクロッ０ロセソ廿２０のＰ２３出力は、チップ２５ａの否定チソデ有効化入 力１５ （ＣＥ）と、チップ２５１）の真のチップ有効化入力とに接続されている。従っ て、線絡５９上に現われるマイクロゾロセッサ２０のＰ２３出力は、チップ２５ ａおよび２５にアクセスするためのアドレス・ぐスの最上位のアドレスピットと 考えられ、一方または他方のチップの選択を行なう。

第３ワに示されているソケット１０は、第１ｍの・４Ｑｆンノケソト１０を示し ており、第６図にはソケット端子への入力および出力が示されている。ソケット １０の３２師のピンは、チップ２５ａおよび２５１）の４つの８ピツトポートに 取付けられている。填ろワにおいて、■１０チソデ２５ａの！−）Ａは４６によ って示され、工１０チップ２５ｂのパー）Ｂの３ビツトは４７１こよって示され ている。これらの８ビツトボートはそれぞれ８ビツトの２方向性ボートであり、 外部的にデルアソデ抵抗５８に接続されている。ソケット１０の６つのレセプタ クルは、マイクロコンピュータ２０のピンＰ１０−Ｐ１５からのパス３９に接続 されている。

ソケット１０に差込まれた被試験ユニットに対する識別プロシージャを選択する ためにスイッチ１２および１３が操作された後に、試験ボタン１１が押下される と、この実施例はＩ１０／メモリチソゾ２５ａおよび２５１）の２方向性ボート からの出力、およびバス３９を経て、被試験ユニットの種類を識別する。

ロールテーブル 前述のように、本発明は同時係属の特杵出ｑ　＝９６．ｏ３゜号に開示された発 明に関連している。本発明の実施例においては、その同時係属出願に示されてい るものと同様のロールチーデルメモリ構造が利用される。従って、該同時係属出 願に開示されたものと同様な、本発明の装置におけるロールテーブルの特徴につ いては、ここでは詳述しない。

簡単に述へると、ロールテーブルメモリ２９（第２図）内に存在するロールテー ブル要素は、試駆ゾロンージャメモリ内に含まれている試験ゾロノージャに対応 した同格名を反復方式によって発生するのに必要なメモリワードを含んており、 そｈ？こよってす格名を表示装置１６に示すようになっている。ロールテーブル のそれぞれの要素は、ロールテーブルメモリ２９の３つから６つまでの間の８ビ ツトバイトを含んでおり、それぞれのロールテーブル要素の１ないし４バイトは １フラツグビツトとアスキコーＶの７ビツトワードとを含んでいる。アスキコー ドの７ビツトワードはそれぞれ、ロールテーブルの直前の要素内のワードまたは 数とは異なる新しい文字または数（アスキコードの）に対応している。フラッグ ビット（ｉ、そのロールテーブル要素内の最後のアスキコードワードに対しては １にされ、最後のアスキワードであることを指示する。

残余の２バイトは、８７５５ａチソデｌこ含まれる試験７°ロン−ジャメモリ２ ２（第２図）内の１２ビツトアドレスを指示するための、１２ビツトアドレス？ インクを与える。このアドレスは、その特定のロール要素１こよって発生せしめ らり、るアルファ二二−メリンク表示によって識別されろ特定回路のための試験 フ０ロン−・ツヤの第１ステソデを含んでいる。前記同時係属出頭に述へられて いるよう？こ、この１２ビ゛ノトアＶレスポインタは、（１）ロールテーブル要 素内の最終バイトの＠前のバイトの壷下位の４ピントと’ｖ　（２）チーデル要 素内の最フ名バイトである次の８ビツトバイトと、から成る。

このロールテーブルのメモリ構造が、同時係宅の皆許出＠第９６．０３０号に開 示されているロールテーブルメモリ構造に対して改良されている点は、第４Ａ図 に示されている。本発明の主題である、集積回路装置が自社番号１こよってのみ 識別されるようになっていることから超こる問題に関し、試験の種類内に含まれ た試験ゾロシーＳツヤによって試験されうる被試験装置の自社番号およびそのＫ 　Ｖの公称名を発生しうるロールテーブルを用いると有利であることがわかって きた。

例えば、もし本発明の装置または同時係属の特許出＠￥９６，０５０号に開示さ れた発明の装置の使用者が、特定ＯＫＭにより自社番号を用いて製造された多数 の装置に明する廿−ビス業脩を行なうへき事態ｌこなった場合には、ある公称全 回路に対するその０］１ｃＭの自社番号８ をロールテーブルに□攻めておき、前躬発月の装置が厩知の種類の回・烙に対す る試験装賢として使用さＪする時、公称名を試論しうるよう１こすることが所望 される。

前記同時係属出頭に開示された装置に対してこの改良を行なうために、本発明に おいては、それそｈのロールテーブル要素内のアドレスポインタの坑１バイトの 使用さＪｚでいない４ビツトの１つを新たに使用するようにした。この改良は前 述の同時係属出願に示されている形式の改良装置を実現することを目標にしたも のであるが、この改良を行なうための特定の方式は本発明の装着ハ動作に取入れ られており、以下に税明さｈるよへに、この方式は、既牝回翳の公称名および非 公称（自社）名の双方を含むロールテーブルを用いて動作する速度を増大させる ために役立てられている。

算Ａ　Ａ　ｌ”２１には、左側にロールテーブルメモリ２９の一部が例示され、 右側に試験ゾロシージャメモリ２２の一部が例示されている。

第４Ａ図に示されているロールテーブルメモリの部分は、（Ｋ−１）ないしく　 Ｋ＋４　）の６つのロールテーブル要素を含んでいる。第４Ａ図の右側のブロッ ク図は、試験（Ｌ−１’）ないし試？（Ｌ＋１）として例示されている３つの試 験プロシージャにおけるステップを示している。それぞれの試１ゾロノージャの 最終ノぐイトは、その特定の試験の完了を示すための専用コードを含む。これは 第４Ａ図には「終了」として示さ１９ れでいる。それ・それのバイトの１ビツトを最終ス子ソデのフラッグとして用い ることも可能である。

０ 特表昭５９−５００４３７　（７） ７　第ｄＡ図に示されているロールテーブルメモリの構造を見ると、１２ビント アドレスボイ／りの第２バイト以外においては、それぞれのバイトの最上位ピン トはフラングピントであることがわがろ。第４Ａ図に示されているように、この フラッグピントは、名称を表ワスバイトノーケンス内に２いては、それぞれのロ ールテーブル要素の名称の終りを示す場合ＫＩＫセントされる。アドレスポイン タ内のフラッグピントは、直前の名称が公称名であることを示す場合ｖｃＩＫセ ントされる。

前述のように、ロールテーブル要素の名称は１ないし４バイトに含まれ、それぞ れが前の要素の名称からの、アルファ二二−メリンク文字の変化を示す（表示さ れた最も右の文字から始めての）。従って、４バイトを含むロールテーブル要素 の名称部分は表示された最も左のアルファニューメリンク文字の変化があること を示し、３バイトを含むロールテーブル名称要素は、前のロールテーブル要素か らの、最も左の文字の変化はないが、最も左の文字の次の文字の変化はあること を示す。この推論を続けて行けば、１バイトから成る名称部分をもったロールテ ーブル要素は、最も左の６つのアルファ二二−メリンク文字が前のロールテーブ ル要素の名称と同じで、最も石の１文字のみが変化することを示す、という結論 に達する。

従って、４１Ａ図に示されている例においては、ロールテーブル要素（Ｋ−１） が含む最も左の文字は、ロールテーブル要素（Ｋ−２）のものと異なっている。

同様にして、最も左の文字はロールテーブル（Ｋ〜１）からロールテーブル（Ｋ ）へ進む場合にも変化する。

また、ロール要素（Ｋ）からロール要素（Ｋ＋１　）へ進む場合は、最も右の文 字のみが変化する。

ロールテーブル要素の名称部分における最終バイトのフラッグビット位置にある １は、それに続く７ビントがその特定のロールテーブル要素内に２いて変化せし められるべき最終バイトのアスキコードであることを示すので、本発明における オペレーティングシステムは次の２バイトを、ロールテーブル要素の名称に対応 した回路のだめの試験プロ／−ジャの第１ステツプをＦａ　示する１２ビントア ドレスボイ／りを含むものとして取扱うことになる。図示の例において、ロール 要素（Ｋ）の名称部分が文字７４０８を含んでいて（ロールテーブルメモリをＩ ｌｌ　［進むと８０４７の順になる）、そのためロール要素（Ｋ）の名称が７４ ０８であるものと仮定する。当該技術分野に精通（−だ者ならばわかるように、 これはカント２人カアンドデー）ＴＴＬ回路の公称名である。この場合、ロール （Ｋ）の名称部分の次のバイトＶＣ％ける最下位の４ビツトと、その次の８ピン トバイトとが、試験プロン−ジャメモリ内の試験（Ｌ）を指示する１２ビントア ドレスボイ／りを横取することＫなろ。従って、この例においては、試２ 験（Ｌ）は７４０８力ント２人カアンド／７”−）集積回路を試験するための適 宜な諸ステソゾを与えろ。

第４Ａ図かられかるように、それぞれのロールテーブル要素の名称部分の最終バ イトは、フラングピント位置にあるＩＫよって確認される。従って、その次σ） ２バイトは、その回路のだめの適宜な試験の第１ステン７°ＶＣ対する１２ビソ トアドレスボイ／りをつねに表わしている。本発明の方式ｖｃおいては、このア ドレスボイ／りの第１バイトにおける第１ピント（最上位ピント）は、公称名フ ラッグとして用いられる。従って、複数のロールテーブル要素が同一の試験ゾロ ン−ジャを指示しうるので、ロールテーブルメモ１ハエ、同一回路に対しいくつ かの異なる名称を発生することができる。名称の１つは公称名であり、残余の名 称はその特定回路に対し、さまざまなＯＥＭ　Ｋよって用いられている自社番号 である。この方式によれば、同一試験プロンーシ゛ヤを試験プロ／−ジャメモリ ２２内に重複して記憶させておく必要がなくなるので、メモリスペースがかなり 節約される。

第４Ａ図の例においては、ロールテーブル要素（Ｋ）、（Ｋ＋２）、（Ｋ十６） は、６つの特定回路に対する公称名を含む。−１：た、ロールテーブル要素（Ｋ ＋２）に対応する非公称名すなわち自社名はロール（ｘ−ｉ　）によって種類が 識別される回路のものと同一である。

同様にして、ロール（Ｋ＋１）は、ロール（Ｋ）に対応する回路の非公称名を含 む。また同様にして、ロール（Ｎ＋３）は、ｏ　−／ｌ／　（Ｋ’−、ａ　）　 ＶＣよって発生せしめられろ非公称名を有する回路σ）公称名を含んでいる。

こＣ”）ようＩｎｃして、本発明θ）実施例は、特定回路に対１イ）公称名およ び非公称名σ１双方を含み、前述の同時係属出願に開示されているように動作す る試験器を与える。多数の名称マツプを同じ試験プロ／−ジャ内に含ませると、 最終的には装置が扱いうろ回路の種類数が制限されることＶＣｆｘるが（これは ロールテーブルメモリ２９の大きさによる）、どのような非公称名をロールテー ブルに含ませるかの選択は、使用者の置かれた状況によって決定される。しかし 、本発明に従って動作せしめられる装置において、ロールテーブルのそれぞれの 要素のための試験を実行すると、時間と電池エネルギとの双方を浪費することｆ なる。そのわけは、多くの試験が１回よりも多く実行されるからである。

従って、本発明の動作方式においては、第４Ａ図に示されている１２ピントアド レスポインタを含んだ第１バイトの最上位ビントニ、公称名フラッグを有するロ ールテーブル要素に関する試験のみが行なわれる。

第４Ｂ図には、本発明のオペレーテイ７グンステムによって実行される諸ステン プの流れ図が示されている。第４Ｂ図に示されているルーチンは、マイクロコノ ピュータ２０の読取専用メモリ内、さらに詳しくは該コンピュータの読取専用メ モリのオペレーテイングシステム部分２８内に含まれているファームウェアによ って実行されろ（第１図参照）。

本発明の実施例）ま、同時係属の特許出願筒９６，０３０号に示されている試験 装置の改良装置として構成されたものである。もちろん、本発明σ）他び〕実症 例を構成することもできるが、本発明の最良の態様は本開示によって構成され、 従って、本発明の確認機能と前記同時係属出願に開示された発明の試験装置との 双方を組合わせれば有利であると考えられる。そのわけは、双方の発明の実施例 が共にロールテーブルの発生と、複数の試験プロン−ジャの記憶とを必要と才ろ からである。

従って、本発明の好ましい形式においては、第４Ｂ図に示されているルーチンは 、上述の同時係属出願に開示されたロールテーブル発生方式によってロールテー ブルが要素番号２まで増加せしめられた時、試験スイッチ１１の押下によって呼 出される。このことは、第４Ｂ図にステップ１１２として示されている。第４Ｂ 図においては、ルーチン初期設定プロシージャはステップ１１０として示されて おり、実施例のロールテーブル要素１は装置によって実行される自己試験ループ ／である。従って、第４Ｂ図に示されているデンジョノステツフ’１１５は、ロ ールテーブル発生の流し図である前記同時係属出願の第４図のステップ１１０と して示されている識別試験のヂ７ジョ／ステップに対応する。

第４Ｂ図かられかるように、ロールテーブルの（図示されていないステップによ る）番号増加は、ステップ１１５からのＮＯ分岐１１６と同等で、これは実施例 の装置をしてプロツタ１２０として示されている正常試験ループ／へ復帰させろ 。実施例の操作者が第４Ｂ図の分岐１１６を実行させるようにスイッチ１１゜１ ２．１３を操作すると、本発明の好ましい形式の装置は前記同時係属出願に開示 されているように動作する。

しかし、ロールテーブル要素が２になった時、試験スイッチ１１の操作によって ステップ１１５からの分岐１１７が選択された場合は、識別ルーチンに入り、こ れが実行されろことになる。第４Ｂ図に示されているように、識別ルーチンは破 線１３０で囲まｎたループから成り、このルーチンは分岐１１７を経ていったん 入ると、被試験ユニットがメモリ２２（第２図）Ｋ含まれているある１つの完全 な試験プロ／−ジャに合格するか、または全種類の完全な試験プロ／−ジャが実 行され終っても被試験ユニットがどのプロノージャにも合格しなかった場合にの み出ろことができる。前者の場合にはループ１３０からの脱出は分岐１３γによ って行なわれ、後者の場合にはループからの脱出は分１１１ｊｉ１４５Ｖｃよっ て行なわれる。

第４Ｂ図の流れ図匠従って行なわれろ本発明の装置の動作の説明の／ζめに、さ しあグζって第４Ａ図のロール要素（Ｎ＋２）［対応した公称名の回路がンヶソ ト１０に挿入されており、第４Ｂ図の分岐１１１の選択によってループ１３０へ の進入が行われろものと仮定する。さらに１第４Ｂ図のステップ１４０および１ ４１において取上げられる変数ＲＯＬＬが、第４Ａ図のロールテーブル要素のう ちの最初のロールテーブル要素に相当する（Ｋ−１）Ｋ等しくなる所まで、ルー プ１３０が実行されているものと仮定する。

ループ内の最初のステップは条件付き分岐１１９である。第４Ａ図かられかるよ うに、公称名フラッグ（１２ビツトアドレスポインタの第１バイトの）は０なの で、条件付きステップ１１９からは分岐１２２が選択される。変数ＲＯＬＬがス テップ１４０において増加せしめられた後、条件付きステップ１４１が実行され る。ステップ１４１は、第２図のメモリ２２内に記憶されている試験プロ／−ジ ャの数をＮとして、要素のＲＯＬＬが（Ｎ＋１　）Ｋ等しいかどうかを検査する 。

もし、この検査が満足されれば、被試験ユニットが完全な試験を１つも合格する ことなく、全ロールテーブルの走査が終ったことを意味し、従ってルーフ”’１ ３０は分岐１４５に沿って脱出されることｖｃなろ。

しかし、この例では（Ｋ）がＮ＋１より小でル）ろので、ステップ１４１からは 分岐１４２が選択されろ。

そこで、ロールテーブル要素（Ｋ）［ついて再び条件付きステツ７’７１９が実 行されるが、この場合は第４Ａ図に示されているように公称名７ラソグは１［ｆ ｘっている。従って、分岐１２１が選択されて、オペレーティングシステムは破 線１２５で囲まねた試験）０口／−ジャループに入ることになる。

試験プロ／−ジャループの最初のステップにおいては、５ＴＥＰと呼ばれる変数 がロールテーブルからのアドレスカウンタに対応した値にセットされる。こび） ことは第４Ｂ図のステップ１２６に示されている。ステラ７”１２６は、マイク ロコンピュータのアドレスカウンタをロードすることによって、または相対アド レス方式を用いて実行される。第４Ａ図かられがろように、上述のプロ／−ジャ 内のステップ１２６ｖｃおいて試験りの第１ステツプのアドレスが変数５ＴＥＰ に対応するレジスタにロードされる。

次σ）ステップ１２７は、試験しの第１ステツプによって定められている試験条 件の特定の組を行なうことに対応する。本技術分野に精通した者ならばわかるよ ５Ｋ、第４Ｂ図に示されているそれぞれのステップは、試験プロシージャメモリ ２２の１バイトよりも多くのパイ）［よって定められた条件の組に関連している が、出力の試験を行なうためのそれぞれの条件の組は、第４Ｂ図の流れ図の１ス テツプに対応していると考えてよい。

条件付きステップ１２８は、試験りに対する正しい出力がソケフト１０の適宜の ピン上に現われているがどうかを試験する。ます、被試験ユニットが第１組の試 験条件に対して正しい出力を生じ、従って分岐１３１が選択されたものと仮定す る。その場合、第４Ｂ図に示されている次のステップは条件付きステップで、全 試験りが実行され終ったことを示す終了コードが現われているかどうかを確かめ る。現在の例では、現われてはいないので、分岐１３５が選択されて、ステップ １３６において変数５ＴＥＰが増加せしめられる。従って、オペレーティングシ ステムは試験プロ／−ジャメモリ２２から試験プロ／−ジャＬの一部として足め られている次の条件の組をフェフチし、再び正しい出力が生じるかどうかを試験 する。今度は、このステップで正しい出力が生ぜず、従って条件付きステップ１ ２８から分岐１２９が選択されるものと仮定する。

分岐１２９はステップ１４０ｖｃ至り、そこではロールテーブル番号が増加せし められるので変１ｉＲＯＬＬはここで（Ｋ＋１　）になる。条件付き試験１４１ がらは再び分岐１４２が選択されて、公称名フラング試験のステップ１１９に帰 る。第４Ａ図によれは、ロールテーブル要素（Ｋ＋１）の公称名フラングは０な ので、分岐１２２が選択されてロールテーブルの番号は（Ｋ＋２）に増力口せし められる。

第４Ａ図によれば、ロールテーブル要素（Ｋ＋２）に対する公称名フラッグは１ であるから、分岐１２１が選択されて試験プロシージャループ１２５に入る。

第４Ａ図に示されているように、ロールテーブル要素（Ｋ＋２　）Ｋ関連する１ ２ビツトアドレスポインタは（Ｌ−１）を指示しているので、ステップ１２６に おいては、変数５ＴＥＰ　Ｋは試験（Ｌ−１）の第１ステツプσ）アドレスに対 応する数がロードされる。

この例においては、被試験ユニットはロール要素（−Ｋ　＋　２　）　ｗ対応し たものであると仮定されているので、以上の説明から、ループ１２５はステップ （Ｌ−１）の最後のステップまで肯定的に実行される。その結果、条件付きステ ップ１３２からのｙｅ５分岐が選択されて、１０−ル要素を表示」と示された分 岐１３８に至る。

このステップにおいては、ロールテーブル要素（Ｋ十２）が表示装置１６（第１ 図）ＶＣ供給され、それによって被試験ユニットは、ロールテーブル要素（Ｋ＋ ２）Ｋ対応した公称名によって識別されたことになる。

表示ステップが終了すると、オペレーティングシステムは、ブロック１２０に示 されているように装置を正鳶試験プロンージャへ復帰させる。

以上の説明から、被試験ユニツトの回路に対する試験プロ／−ジャが試験プロン −ジャメモリ２２内に含まれていない場合か、またはその回路が誤動作を行なう ために複数の試験プロ／−ジャのいずれにも合格しない場合には、ロールテーブ ルが全部終了したとぎ、０ 最後にループ１３０は条件付きステップ１４１がらの分岐１４５を経て脱出され ることがわかる。この場合には、「なし」、という語を表示するためのステップ １４６が実行され、それによって被試験ユニツトが装置内に含まれているどの試 験フ０ロ／−ジャｆも合格しなかったことが示されろ。この表示が行なわれると 、制御は再びオペレーティングシステムの正潜試験プロノージャルーチンに復帰 する。

以上の説明かられかろよ５に、メモリ２２（第２図）は複数の試し、フ０ロ／− ジャを含んでおり、第４Ａ図にはそれらの例か（Ｌ−１）ないしくＴ＝＋１）と して示されている。また、それぞれの試験プロン−ジャは、第４Ｂ図の試験ブロ アージャループ１２５を構成する諸ステンゾにより、一時ＶＣ１つずつ順次与え られる複数の試験条件を含んでいる。

さらに、任意の１試験プロシージヤにおいて定められている複数の試験条件のそ れぞれは、入力として定められたｔ７に対する入力駆動、出力として定められた ピンπ対する出力負荷接続、電源ビ／への適宜電圧の供給に相当する電源条件、 および電源接地ピンの接地、に対応している。

第４Ｂ図に示されている構成のオペレーティングシステムは、実際には最初考え られるよりもずっと高速度で動作する。試験プロシージャは、条件付きステップ １１９において公称名フラッグが検出される毎に、ステツプ１２６から開始され る。しがし、第４Ｂ図に示されているオペレーティング／ステムの構造から、そ れぞハの試験プロ７−ジヤは試験プロ７−ジヤループ１２５によって、特定の条 件の組が適正な出力を発生しなくなる点までしか実行されないことがわかる。

その点に達すると、分岐１２９が選択され、ロールテーブルは次の公称名フフン グが出現するまで番号を増加せしめられる。

実際には、装置が適正な出力を発生しなくなって次の試験プロン−ジャが開始さ れるまでには、極めてわずかなステップ数（これはループ１２５内における変数 ５ＴＥＰが順次とる値に相当する）しが実行されないのがふつうである。

図示の実症例ｖＣおいては、約１ミリ秒で、それぞれの条件の組がセントアンプ され試験される；すなわちステツプ１２γないし１３２が実行される。それぞれ の不適当な試験プロシージャが最初の諸ステップの１つにおいて、不適であるこ とが決定されるものと仮定すると（これは実際に成立しうる）、ある被試験ユニ ット［対して全ての種類の試験プロン−ジャが適用されるのに要する時間は数百 ミリ秒ということＶＣなる。

本発明の装置が第４Ｂ図に示されている諸ステッゾを実行して、ソケツト１０の 諸ぎ）Ｖ：おける入力および出力パラメータを決定する高速性を認識するために ソケットｌＯＫ差込まれた被試験ユニットと、マイクロコンピュータ２０に含ま ねているオペレーティング／ステムとの間のインタフェースを、第３図および第 ５図を参照しつつ次に説明する。

マイクロコンピュータ２０と被試験ユニットとの間のインタフェースの新しい特 徴は、なかんずく、被試験ユニットに対１−る入力および出力が決定されて与え られる様式と、マイクロコアピユータと実施例に示されている８　７５．５−Ａ などの工１０／メモリ装置との間の新しい、自明ではない相互接続方法と、であ る。

本技術分野に精通した者ならば第５図かられかるように、マイクロコンピュータ ２ｏと工１０／メモリ装置２５ａとの間の相互接続は新しい、前記同時係属出願 に開示されたものである。例えは、マイクロコンピュータ２０の否定読取り（Ｒ Ｄ）出力をチップ２５ａの否定工１０／読取り（工ｏＲ）入カ瓦接続し、またマ イクロコンピュータのプログラムストア有効化（ＰＳＥＮ）出力をチップ２５ａ の読取り（ＲＤ）入力に接続する方法は、８７５５Ａをコンピュータに接続する いがなる標準方式Ｖｃｕいても示唆されていない。特に、このような接続は、標 準工１０構造、またはメモリマツプされた工１０構造のいずれにも使用されてい ない。■ＯＲがアクチブである時には、Ｉ１０ボート４２などのボｈ　Ｖｃ１６ けるデータをバス３０上へ読取られるようにし、これはボート読取り入力となる 。

マイクロコアピユータ２０と工／○／メそり装置２５ａおよび２５ｂとの間のこ の接続方式は、本発明の特徴の１つであり、これによって実施例は極めて小形に 、しかも同時に１００種類またはそれ以上の装置に対する試験ルーチ／を記憶し うるようにされろ。特に、マイクロコアピユータ２０とＩ　／　Ｏ／メモリ装置 ２５ａおよび２５ｂとの相互接続装置は、マイクロコアピユータ２０がアンプ２ ５ａおよび２５ｂの１１０ボートに対するアクセスを、マイクロコンピュータン ステム内の通寓接続における外部う／ダムアクセスメモリへの読込みまたは上敷 からの書出しと同様に扱えるようＫなる、アドレス方式を与える。

同様ニして、マイクロコアピユータ２０の否定プログラムストア有効化（ＰＳＥ Ｎ）出力とアンプ２５ａ：Ｆ６よび２５０の否定読取り入力との間の線路３６に 沿っての相互接続は、チップ２５ａおよび２５ｂのＰＲＯＭ　部分からの読取り が、マイクロコンピュータ２０が外部メモリから命令をフェフチしている時だけ 行なわれるようにする。本技術分野に精通している者ならばわかるように、マイ クロコンピュータ２０のプロゲラ−ストア有効化出力は、マイクロコンピュータ ２０がそのようなフェフチを行なっている時だけアクティブになるのである。従 って、第６図および第５図に示されている相互接続は、独特の様式で相互接続さ れた標準装置の組合せを与え、この組合せは、■１０／メモリチンゾ２５ａおよ び２５ｂのＩ　／　０部分をプログラム自在イノタフエースアダプタとして、ま たＩ　／’　０　／メモリチップ２５＆および２５ｂのメモリ部分をマイクロコ アピユータに対するプログラムメモリとして取扱えるよう・にする。さらに、本 発明の実施例においては、２５ａおよび２５ｂＫは試験ルーチアＶｃ対する命令 のみが記憶されているので、これらのテノゾと被試験ユニットとは、前述σ）ロ ールテーブルの動作中には電力供給を受けないようになっている。従って、電池 の電力がかなり節約される。

次（て第５図を参照しつつ、マイクロコアピユータ２０と、Ｉ　／”　Ｏ／メモ リテップ２５ａおよび２５ｂとの間の独特の接続の機能について説明する。第５ 図には、例として、■１０／メモリ装置２５ａの出力ボートＡの、　ＡＮで示さ れた特定ビンに対する内部構造の論理的等価回路が示されている。本技術分野に 精通した者ならばわかるように、第５図のブロック２５ａ内の諸部分は、現在入 手できろ実際の８７５５Ａチンプの論理的等価回路を示している。

第５図１（２いで６０で示さ才ｔたビンＡＮは、チップ２５ａのＩ　／　Ｏボー トへの１つのビンである。従って、バス４６（第６図）の１線路がビン６０に接 続されていることになる。ビン６０は点６１に電気刊に接続されているが、点６ １はろステイトバッファ６２の出力であるとともに、３ステイトバツフア６５０ 入力（Ｃもなっている。データ方向ラッチ（ＤＤＲ）　ｔｉ　６はバッファ６２ の出力暑？ｉｌｌ　ｉｌし、アンドゲ−ドロアはバッファ６５の出力を市１ｊ御 する。

も５１）＋７）３ステづトバノ、ファ６８は、息６９に接続されているが、この 点シま第５図かられかるように８７５５Ａチツプの内部データバス上にある。バ ッファ６８には、ｂ７５５ＡのＰＲＯＭの出力からのＮ着目の出力菅路が汲絖さ れている。）従って、勝絡７Ｕは、このＦＲＯＭからのＮｉ目のピントを８７５ ５Ａの内部データバス７１へ送る。

本技術分野に相通したものならばわかるように、複数のランチ７２ｉ′１８７５ ５Ａのような工／○／メモリ装置の内部アドレスランチである。）第５図には、 ２つの最下位ビットに対するランチが７５および７６として示されている。これ らのランチは、内部データ／ぐスフ１に対するデータの源と宛先とを決定する２ ビツトボインテイングベクトルを含む。ラッテ７５は、線路３５上のアドレスラ ンチ有効化信号の敦縁か現われた時、データバス３０上の最下泣ビットを保持す る。ラッチ７５内のＤは８７５５ＡのボートＡを指示し、１はボートＢを指示す る。従って、第５図つ）られかるように、Ａ”蛛路が低レベルになった後の動作 中に例示されたビ、ン６Ｕが影響を受けつるためには、０がラッチ７５に保持さ れていなければならない。

ラッテγ６は、データ方向ンジスタ６６、または出力ランチ８６を指示するため のビットｖｈ待する（１が保持さｉｔた時゛、ま前者を、口が保持された時は後 者を指示する）。

本技耐分野に相通した省ならばわかるように、第５図のブロック８０内の回路は 、工１０／Ｍビン８１の接地によって次の蒔未が得らｘするような回路である。

電力供給後、かつ１靜路３５の最初のストローゾ後の８７５５Ａの全ての動作中 （Ｃおいて、線路７７は常に０に保たｎるので、アンドゲート７６を経て３ステ イトバツフア６５を部分旧に制御する線路８２に、否疋１０Ｒ入力への線路３８ の単なる詭理釣反松となる。人力８１の接地によってまた、線路７９が線路３６ からの読取り（ＲＤ）入力の単なる論理回反転となる。従ッテ、マイクロコンピ ュータ２０が、実行すれルヘキ命令が外部メモリから７エツチされていることを 示すアクティブな出力（論理市０）を線路３６上Ｋ　低ｉ８する時、線路７９は 論理的１になり、点６９においてＦＲＯＭからのＱＮ出力が８７５５Ａの内部テ ゛−タバス上に１．従って２方向性データバス３０上に供佑される。

マイクロコンピュータ２０７１−らの書込み動作か行なわｊする時：′ｉつねに 、内部データバスの源晒Ｎ上の点８５に現われたテ゛−夕０・データ方向／ソス タ６６か、または出力ランチ８６円短書込まれる・データが書込まれるラッチ６ ６または８６の＃ｆ足の一万は、アドレスランチ７２内疋保持す几ているベクト ルのみによって決定される。従って、荷足の被試験ユニットの試駁に際しては、 マイクロコンピュータ２Ｕからの最初の書込み命令は１であるので、アドレスラ ッチ７６の保持出力力・１になり、そのためデータ方向ラッチ６６への書込みか 行なわれることになる。

第５図か１られかるように１．データ方向ラッチ６６に０か書込１れると、バッ ファ６２か無効化され（その出刃か高インピーダンス状態、てさ几る）、ビン６ ０は仮試１峡ユニットの出力ピンとして定めろ１する。マイクロコンピュータ２ ０力・らの全ての後の曹込み動作（嶽＠３７が低レベルになる）は、ボートＡお よびＢのそルぞれのビンに対する出力ラッチへの書込みになる。

ＤＤＰ、ラッチ６６に０が保持されている場合には、出力ランチ８６に書込まれ たデータは無視される。そのわけ、ま、このデータはバッファ６２を通過しえな いからである。もちろん、他のビンのうちのあるものは、それらに関連したデー タ方向ランチに１が書込まれていると考えら７ｔ１従って被試験ユニットに対す る入力として定めろ１ｔていると考えられる。こ１ｔらのビンは、８ そ几それの書込み動作において、こｉ’Ｌらの１！：ノに関連したランチ（第う 図の出力ラッチ８６に対応するランチ）からテ゛−夕の・供給を受ける。

マイクロコンピュータ２０かもの、線路３６上のプログラムストア有効化パルス を伴わない任意の＠取り動作は、ビン６０Ｊ：に現われたデータを読取る。この データは、８７５５Ａの点６９上、従って内部データバス７１上に現われる。こ のように、ラッチ７５および７６内に保持されているベクトルは、特定の試験中 ニオケロマイクロコンピュータ２０からの最初の薔込み動作でのデータ方向ラン チを指示する。

その後、第５図に示されているランチ６６などのデータ方向ランチの内容は、８ ７５５Ａの１１０ポートのどのビンが人力で、どのビンが出力であるかをＲ％す る。その後の書込み動作は、工１０ボートに河する出力ラッチへの書込みを行な う。その後の全ての読取り動作は、マイクロコンピュータ２０円へｊｌｌ工１０ ボートのビンから読取るか、または（２）外部面に記憶された命令を８７５５Ａ のＦＲＯＭから読取るか、のいずれかである。

すなわち、データ方向ラッチの内容がいったん決定されると、読取り動作は、線 路３６が低レベルである時は８７５５ＡのＦＲＯＭからの読取りを行ない、線路 ３６が高レベルにある時ｌ・乙は工／○ボートからデータを読取る。従って、本 発明の実施例に用いられてし・る、マイクロコンピュータ２０と工／′Ｏメモリ チップ２５との間の独特の相互接続は、８７５５Ａの工１０ボートをプログラム 自在インタフェースとして取扱いうるよ５にする。この法統は、マイクロコンピ ュータ２０が一路３８をアクティブ（論理０９０）にし、それによってプログラ ムストア有幼化制イｎが、工１０ボートがらデータを読取るのか、または８７５ ５ＡのＰＲＯＭからワードを出力させるのか、を火足しさえす几１・工よい状態 を作ることを可能にする。

第６図には、試験ソ０ロシーソヤメモリ２２（第２図）円の試験プロシージャに 用いられる照合形式が示さルている。

不技術分野ンζ相通した者ならばわかるように、試験プロン−ジャメモリ２２に おいてこの形式で元圧セしめられた宿合は、実施例においては８７４８７１クロ コンピユータ２０によって、前述の試、訣プロンーシャを実際に行なうために実 行される。本技術分野に精通した者ならばわかるように、本明維書の説明内容と 、第６図に示されかつ以下に説明される形式が与えられれば、第４Ｂ図に示され ているプロシージャを実行するための、適宜のインタプリタを含むオペレーティ ングシステムが読取専用メモリ２８（第１図）に対して容易に書込まれうる。

使用可ｆｉＱＴｘメモリスペースを最も経済的に利用する、本発明の最良の実天 態僚・工、ノヶノト１ｏがＳＥＭまたはＳＥＥＭモジュールを受入ｉｚうるよう に設計された、ここに開示さ、！ｔた構造である。これらのモジュールが専用の 運原ビンと接地ビンとを有し、従って３８個・っビンがさまざまに、入力、出力 として、また接続さ才９ずに使用されうることは公知である。

以下の説明から、第６図（Ｃ示されている命令形式は、２つの専用ビンを用・・ ることにより、試験プロンーシ゛ヤメモリ２２のメモリスペースな厳大限に利用 しつるように、圧縮されうろことかわかる。さらに、不技術分野）１′ｃ柑通し た者ならはわかるように、４０１Ｍまたはそ２を以上のビンの役割を自由に次足 しうるような不発明の実施例を構成する二とが可能であり、ここに説明ごれる原 理に蟇づいて　試、験プロンーツヤ用の命令形式を構成しうるのであるが、その 形式は（ある場合には）命令用の余圧な１バイトのメモリスペースヲ必要とする 。

第６図において、ブロック２１０ｔま、入カ、／出カビンの状態を第５図に関連 して説明したようにセントする３つの命令の１つに対する一般化された形式を示 す。

「ビンマトリックス」と標記されたブロック２１０に示されているように１、こ の命令形式は５つの８ビツトバイトから成り、その第１バイトの最上位の２ビツ トが命令を定め、残余のバイトは、この２ビツトによって定められた命令に従っ てセットされるべぎマトリックス要素を選択する。ブロック２１０に示されてい るピンマトリックスの要素と、ノヶノ１−１０に対するν硯との闇には直播的対 応か存在する。グロック２１０の形式をもった岐今におし・て、第１バイトの命 令の残りの６ビツトは、第３図のバス３９に接続された６つのビンレセプタクル と１対１に対応している。ピンマトリックスの仄のバイトは、８７５５Ａチノゾ ２５ａのホードＡに接続されたバス４６を構成する８稼路と１均１に対応する。

第６図１３−られかるように１、ピンマトリックスの残余の行は、８７５５Ａの 残余のボートに対応する。

第６図のブロック２１５および２１６は、それぞノｔ「データセット」および「 入力セント」の命令７示している。Ｊこれらを見ればわかるように１．「データ セット」命令は第１バイトの最上位位置にある２つの０によって識別され、「大 力セント」命令は同じ位置にある０１によって識別される。これらの命令の残余 の部分はグロック２１０に示されているピンマトリックスを構成する。

「入力セット」命令２１６は、次の機能７有する。

ピンマトリックスの１が存在するそれぞれの位置に対し、この命令は表２に与え られたＲＯＭ内容を有するマイクロコンピュータ２０によって処理されて、ピン マトリックスのこれら特定要素を入力として定める。第５図についての前述の説 明かられかるように、これによって、入力として定めろｔ”ｔだそ才ｔぞａ’ｔ のビンに対するチ゛−タ方向うソチ６６同に１が書込まれることにより、出力ラ ンチ８６の内容がビン６０へ供給されて被試験ユニットへの入力を駆動する。

［データセット」命令２１５！ｉ、被試験ユニットに灼して実行されるべき次の 試、験において、ピンマトリックスのそれぞれのビンに対して所望さｉする入力 および出力を定める。

ブロック２１７に示されている「出力セント」命令は、ある棟の装置足おいて必 要になる。

マイクロコンピュータ２０は、「入力セント」命令を解読して実行する時、人力 として足められない全てのビンを出力として定める二となく放置する。ある壇つ 装置・τ２いては、ある諸ビンは入力あるいは出力のいず几としても通正に扱わ れえない。従って、「入力セント」命令２１６と「出力セット」命令との組合せ を用いれはよく、その際「出力セント」命令は、出力として定められないビンを 隠蔽するために用いられるものと解釈すべきである。

従って１．もし半数のビンを入力として定める「入力セント」命令が供給され、 その後に残余の半数のビンぞ、１つだσを除外して、出力として定める「出力セ ント」命令が供給されたものとすれば、出力として定められなかった１つのビン は、被試験ユニットに施される次の試験中には無視される。「出力セント」命令 ２１７は、ピ／マトリックスＤ前にあるヘクス数Ｂ１Ｈ１から成る完全なバイト を必要とする。このようにして、４０個のビンの機能を選；Ｒ的に定める構造（ でおいては、「出力セント」命令は、ここに説明されている実施１クリにおいて 専用さ、！する残置の２つのビンの機能を駕めるために用いられる第２バイトの 最初の２ビツトと共に同一形式のまｆ保持される。

命令２１５，２１６および１連怠の命令２１７が共電されると、被試１験ユニッ トに対する試、顎が竹子われる。

コｔ％　Ｉｍ、ヘクスＢとしての第１ニブルと、ヘクスＨ６としての第２ニブル とを有する「確認」指令２２３に１芯答して実行される。

もし２．異なった命令２１５，２１６，２１７のη直が必要ならば、これか再び 実行される。しかり、１バイトによって個々のビンを選択面に変更する命令の長 さから、多くの・場合、これらの命令は試壊プロジーツヤメモリのスペースを効 率的に利用しうる二とがわかる。

そのために、「ビン（ｒ、ｃ）補数」命令２２０および「ビン（ｒ、ｃ）パルス 」命令２２１が用いられる。第６図の定義ブロック２００かられかるように、ｒ は２１０に示されているビンマトリックスの５つの行の１つを定める口から４ま での２進数である。すなわち、ｒはＱｏｏかも１００までの値を有するっグロッ ク２００にはまた、列要素ＣがＤか：）７まで（［１００から１１１まで）の任 意の６ビツト２進数である二とも示されている。

２２０および２２１に示されている命令；土、残余の６ビノトによって定められ る行およＯ・列番号をもったビンの補数をとり、ずたはそのビンにパルスを供給 スる１、「ビン補数」命令２２　Ｕ　’＝ま容易、ｌｃゎかるように、。

ソノ荷ｚ　ｅノ（ｒ、ｃ）に対して前（４ＣｒデータセットＪ命令２１５によっ て足めら１ｔでいた値を単に反転させる。

「ビンパルス」命令２２０１ま、特定ビン（ｒ、ｃ）Ｋはぼ１ミリ秒毎にパルス を印加させる。もし、カウンタか命令２１８または２２２の一万にょつ℃セット すれていれば、特定ビン（ｒ、ｃ）にはその回数のパルスが印刀口される。

「カウンタセット」命令２１８および２２２は、８７４８の内部カウンタを０か も２５５までの任意の値にセットするために使用さｎる。命令２１８および２２ ２、および定義グロック２２０に与えられた定義、かられかるように、命令２２ ２はカウンタにロードされるべき数う−１６より小である場合に使用される。カ ウンタにロードされるべき数が１６から２５５までの数である場合ＩＣは、２バ イトの命令２１８が必要になる。ｍまたはｎへの「カウンタセット」命令は、そ れぞｆ′Ｌｍ＋１およびｎ　＋　１カウントを発生させる。

このようにして、試験プロン−ジャは、一般も・Ｃ−運のセント命令２１５，２ １６、および場合によると２１１、によって導７（さｎる二とになる。その後「 確認」命令２２３か洪浣されろ。

も１−１被試験ユニツトが「データセット」命令２１５によって定められた全て のデータを正しく供比し、また入力を正しく受入ｆすることかできれは１次忙新 しい「セット」命令または「補数」および「パルス」命令２２０および２２１を ソリ卒ニー、その後に「確認」命令をつ１アガｌえる。このようにして、不技術 分野に精通”−た者ならば、仮試、衰ユニットが正Ｌ　＜動作するかどうかを、 確認するのに４する試験ルーチンを、かなり圧縮されたコードによって容易に溝 底することができる。

第６図（では、試族グロンーツヤに用いられる命令の岨の他の命令も示さａでい る。［ルーチンｊ　命’ｆｉ　２１９は、命令コードのヘクスＢ、ヘクスＨ５に 絖＜諸バイトか磯琢語であることを示している。２１９の形式における命令の最 麦の機て甑語パ１トは、８７４８を第６図の命令を解読するモードに復帰させる 機械語のジャ７ｆ命令である。

「Ｎｏ　０Ｐ」命令２２４・・ま、単にプログラムの実行を継続させるためのも のである。同様にして、「表示消去」命令２２６も、特（・て説明を要しない。

１−カウンタによる遅延」命令２２７は、実行されると（前に「セント」命令に よってセットされた）カウンタ［直Ｏ−ゼロにカウントダウンされるまで１、ノ ケノト１０の現在の出υ、犬＠を不変沈床つ。

「継続」命令２２５：ｉ、次の「入力セント」命令が同一の試、暎プロンーシャ 内にあり、従って最−麦の「確認」命令が現在の試験プロノーツヤの終りとして 扱われるべきでないことを示す。

最後の命令は、２２８に示されているＵ表示Ｊ命徨である。Ｂ、Ｈ６のバイトは 、次の諸゛マイトが６または７ビツトのアスキコードを宮んでいることを示し、 。

このアヌキコードに対応するアルファニューメリック文字が表示きれる。このア ズキの最上位ビットはグロック２２８に示されているようにフラッグとして用い られ、このビット位置（・しある１は、表示さルるべさアスキコードの最終バイ トであることを示す。

次の表には、命令の組の第１ニブルと、それと同値のへタス数と、対応する命令 とが示されている。

１０１１　Ｂ　ＢＨＩ−Ｂ’Ｈ９のいずれか１１１１　Ｆ　カウンタをｍにセッ ト ０００ １００１　８−Ａ　補数 Ｄ１０ １００ １１０１　Ｃ−Ｅ　パルス １１０ 衣″１を４０図とあわセて検討すると、第６図１ｃ示されている任意の命令の着 初の４ビツトは、命令の像度をあいまいさなく決定するヘクス数を定めているこ とかわかる。命令２１５，２１６，２２０，２２１は。

それぞ几第１バイトの最上位ニゲルに対しい（っがの可能な組合せを与えうろこ とに庄意丁べぎである。

「データセット」および「入力セント」命令はそれぞＪｔＤから６まで、および ４から７までの間のへクスデイジノトによって識別さｉする。

第１ニブルにヘクスＢを有する命令は、特定の命令を確認するためｊ（第２ニブ ルを点検すべきものと解釈さ几る。ヘクスＦが存在する場合も同様に扱われる。

命令２２Ｌｌおよび２２１において行／列形式を用いることは軍発明の利点の１ つであり、これによって試験プロン−ジャ命令の極めて圧縮されたコード化が可 能になる。これらの命令が試験ルーチン内に頻繁−・て現われることは明らかで ある。マトリックスは５行しかもたず、叔ｒはＤから４１での値しかとりえない ので、「ビン補数」命令２２０は、８からｈｉでの第１ニブルを発生することは でざるがＢを発生することはできない。そのわけは、これは第６行または第７行 のビンを補数にすることに相当し、そのようなビンは存在しないからである。同 様にして、「ビンパルス」命令２２１はＣから始まるが、その次には行誉号ｒが 続くので第１ニブルがとり５る最大値はヘクスＥとなる。

ここに開示された装置；ま回路の試、検乞行なうためのもので、ある回路が所定 の可能な回路の組（で属する回路であるかどうかを確っ）めるためのものである 。例えは、試験プロシージャメモリ２２に、−足の飛行機などの％足の装置に対 する全ての回路モジュールの試、映ルーチンかロードされていれば、それに伏（ ）０ロシーゾヤを使栢することができる。使用者はそれぞれのモジュールを１仮 いて試験−１それが用意さｎたさまざまな試験のいずれかに合格するかどうかを 確かめさえすればよい。もし、それがある試験（Ｃ合格すｎば、表示された識別 名が１異常なし」を意味するものと考えられる。もし、装置かとの試験にも合格 しなかった場合には、全ての可能なモジュールに対する試験ルーチ／が通用され たのであるから、その装置は欠陥をもっていることになる。す／ｌわち、ここで 用いられる識別という用語には、公知の所定の諸回路内における＠作要素として の回路の識別という意味が含まれている。

以上においては、本発明の実施列を構成するだめの全ての命令を完全に提示した が、不技術分野に精通した者ならばわかるように１、本明細書の説明を基礎ｉＣ すれば、他のマイクロコンピュータおよび他の類似装置を用いても本発明の実施 例を構成することができる。

従って、本発明の範囲は請求の範囲によってのみ限定されるものである。

国際調査報督

Claims (1)

1. 【特許請求の範囲】 （］）既知記列のピンと該ピン間の未知の伝達特性とを有する回路の識別装置で あって、 前記配列のぎンを保持するための複数のレセプタクルを有するソケットと、 該ソケットに電気的に接続された２方向性ボート装置であって前記複数のレセプ タクルのそれぞれに対して選択的に入力駆動、出力負荷、および電力供給の条件 な与える動作を行ないうるようになっている前記２方向性ボート装置と、 複数の既知種類の回路における複数の入力および出力パラメータに対応したデー タを記憶するだめの記憶装置と、 該記憶装置に接続された操作装置であって前記データに応答して前記２方向性ボ ート装置を操作することによって順次に前記複数の既知種類の回路のそれぞれに おける前記入力および出力パラメータに対応した前記入力駆動、前記出力負荷、 および前記電力供給の条件を与えるための前記操作装置と、 前記複数の既知種類の回路の１つにおける前記入力および前記出力パラメータに 対応した前記条件の組の構出に応答して識別信号を発生する試験装置と、を創え た回路識別装置。 （２）既知配列のぎンと該ピン間の未知の伝達特性と０ を有する回路の識別装置であって、 前記配列のピンを保Ｒ′「るためつ残数のしでシタクルを有するソケット装置と 、 複数の試験プロシージャを記憶するためのメモリ装置と、 該メモリ装置に動作的に接続された操作装置であって前記複数の試験プロシージ ャのそれぞれに応答して複数の試験条件を一時に１つずつ順次に前記ソケット装 置へ供給するように選択的に動作しうる前記操作装置と、 前記回路から前記ソケット装置へ供拾史れる出力に応答する識別装置であって特 定の前記試験プロシージャに対応した前記複数の試験条件に応答した前記ソケッ ト装置（でおける前記複数のレセプタクルからの前記出力の特有な所定の組の検 出に応答して特定の識別出力を発生するようになっている前記識別装置と、を備 えた回路識別装置。 （３）請求の範囲第１項において、前記２方向性ボート装置が、前記複数のレセ プタクルの１つに接続された複数の入出力接続点を有するプログラム自在入出力 ポートであって該複数の接続点のそれぞれの接続点が該接続点を入力点として動 作するように、また替わりに出力点として動作するようにするためのデータ方向 ラッチによって制御されている前記入出力ボートと、前記接続点が出力として動 作するようにされた時該接伏壱、に動作的に接続される出力ランチと、を備えて いる回路識別装置。 （４）請求の範囲第３項において、前記操作装置が、前記記憶装置に接続され前 記データにアクセスするだめのデータ／アドレスバスを含んだマイクロコンピュ ータを有し、 該データ／アドレスバスがさらに前記２方向性ボート装置に接続され前記データ に応答してそれぞれの前記データ方向ラッチにロードした後、出力として動作す るようにされた前記接続点に対するそれぞれの前記出力ラッチにロードするよう になっている回路識別装置。 （５）既知配列のピンを有する回路を識別し試験する装置であって、 前記配列のピンを保持するための複数のレセプタクルを有するソケットと、 該複数のレセプタクルに電気的に接続された複数の接続点を有するプログラム自 在２方向性ボートであって該複数の接続点に接続された複数の６状態バツフアを 制御して選択的に該複数の接続点をして前記複数のレセプタクルのそれぞれに対 し入力駆動、出力負荷付与、および電力供給の条件を与えしめるための複数のデ ータ方向ランチを含んでいる前記プログラム自在２方向性ボートと、 蜆数の公知の種類の回路における複数の入力および出力パラメータに対応したデ ータを記憶するための記憶装置と、 該記憶装置と前記プログラム自在２方向性ボートとに接続されたマイクロコンピ ュータを含む操作装置であって前記データに順次アクセスし該データに応答して 前記複数のデータ方向ランチを操作し前記複数の公知の種類の回路のそれぞれに おける前記入力および出力パラメータに順次対応した前記入力駆動、前記出力負 荷付与、および前記電力供給の条件を与えしめるための前記操作装置と、前記複 数の公知の種類の回路の１つにおける前記入力および前記出力パラメータに対応 した前記条件の組を前記複数の接続点において検出した時それに応答して識別信 号を発生するための試験装置と、 を備えた回路の識別および試験装置。