JPS5949704B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5949704B2 JPS5949704B2 JP57065455A JP6545582A JPS5949704B2 JP S5949704 B2 JPS5949704 B2 JP S5949704B2 JP 57065455 A JP57065455 A JP 57065455A JP 6545582 A JP6545582 A JP 6545582A JP S5949704 B2 JPS5949704 B2 JP S5949704B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/10—ROM devices comprising bipolar components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、詳しくは高速バ
イポーラデバイスに適したエミッタ領域の形成方法に係
る。
イポーラデバイスに適したエミッタ領域の形成方法に係
る。
バイポーラデバイスは浅い接合形成技術及び酸化膜分離
技術を適用することにより高速化することができる。
技術を適用することにより高速化することができる。
従来、これらの技術を適用した例えば第１図に示すバイ
ポーラＮＰＮトランジスタは以下の如き方法により製造
されている。まず、Ｐ−型シリコン基板１表面に部分的
にＮ＋型埋込領域２を形成した後、全面にＮ型エピタキ
シャル層を成長させる。
ポーラＮＰＮトランジスタは以下の如き方法により製造
されている。まず、Ｐ−型シリコン基板１表面に部分的
にＮ＋型埋込領域２を形成した後、全面にＮ型エピタキ
シャル層を成長させる。
次に、通常の選択酸化法により前記Ｎ型エピタキシャル
層に前記Ｎ゛型埋込領域２に達する分離酸化膜３を埋設
するとともに、この分離酸化膜３によつて分離された島
状のＮ型半導体層（コレクタ領域）４を形成する。つづ
いて、このＮ型半導体層（コレクタ領域）４表面に薄い
熱酸化膜５を形成した後、図示しないホトレジストパタ
ーンをマスクとして前記Ｎ型半導体層（コレクタ領域）
４の一部にＰ型不純物をイオン注入してＰ型ベース領域
６を形成する。つづいて、前記ホトレジストパターンを
除去した後、前記熱酸化膜５の前記Ｐ型ベース領域６上
に対応する一部分及び前記コレクタ領域４上に対応する
一部分に選択的に開孔部Ｔｌ、７２を形成する。つづい
て、全面に例えばＡｓドープト多結晶シリコン膜を堆積
した後、パターニングして少なくとも前記開孔部Ｔｌ、
Ｔ２を覆うようにＡｓドープト多結晶シリコン膜パター
ン８１、８２を形成する。つづいて、これらＡｓドープ
ト多結晶シリコン膜パターン８１、８２を拡散源として
熱拡散を行い、浅いＮ゛型エミッタ領域９及びＮ゛型コ
レクタコンタクト領域１０を形成する。つづいて、前記
熱酸’化膜５の前記Ｐ型ベース領域６上に対応する一部
分に選択的に開孔窓１１を形成する。つづいて、全面に
配線メタルを蒸着した後、パターニングしてエミッタ電
極１２１、ベース電極１２２、コレクタ電極１２３を形
成してバイポーラＮＰＮトランジスタを製造する。上記
従来方法において、Ａｓドープト多結晶シリコン膜パタ
ーン８１は不純物の拡散源としてだけでなく、配線メタ
ルが直接エミツタ・ベース接合に接して耐圧が低下する
のを防止する目的をも有する。
層に前記Ｎ゛型埋込領域２に達する分離酸化膜３を埋設
するとともに、この分離酸化膜３によつて分離された島
状のＮ型半導体層（コレクタ領域）４を形成する。つづ
いて、このＮ型半導体層（コレクタ領域）４表面に薄い
熱酸化膜５を形成した後、図示しないホトレジストパタ
ーンをマスクとして前記Ｎ型半導体層（コレクタ領域）
４の一部にＰ型不純物をイオン注入してＰ型ベース領域
６を形成する。つづいて、前記ホトレジストパターンを
除去した後、前記熱酸化膜５の前記Ｐ型ベース領域６上
に対応する一部分及び前記コレクタ領域４上に対応する
一部分に選択的に開孔部Ｔｌ、７２を形成する。つづい
て、全面に例えばＡｓドープト多結晶シリコン膜を堆積
した後、パターニングして少なくとも前記開孔部Ｔｌ、
Ｔ２を覆うようにＡｓドープト多結晶シリコン膜パター
ン８１、８２を形成する。つづいて、これらＡｓドープ
ト多結晶シリコン膜パターン８１、８２を拡散源として
熱拡散を行い、浅いＮ゛型エミッタ領域９及びＮ゛型コ
レクタコンタクト領域１０を形成する。つづいて、前記
熱酸’化膜５の前記Ｐ型ベース領域６上に対応する一部
分に選択的に開孔窓１１を形成する。つづいて、全面に
配線メタルを蒸着した後、パターニングしてエミッタ電
極１２１、ベース電極１２２、コレクタ電極１２３を形
成してバイポーラＮＰＮトランジスタを製造する。上記
従来方法において、Ａｓドープト多結晶シリコン膜パタ
ーン８１は不純物の拡散源としてだけでなく、配線メタ
ルが直接エミツタ・ベース接合に接して耐圧が低下する
のを防止する目的をも有する。
しかしながら、上述した酸化膜分離技術を適用したバィ
ポーラトランジスタにおいては、厚い分離酸化膜３をＮ
型エピタキシヤル層に強制的に埋設するため、Ｎ型半導
体層（コレクタ領域）４内の分離酸化膜３近傍に欠陥等
が発生し易い。
ポーラトランジスタにおいては、厚い分離酸化膜３をＮ
型エピタキシヤル層に強制的に埋設するため、Ｎ型半導
体層（コレクタ領域）４内の分離酸化膜３近傍に欠陥等
が発生し易い。
このように欠陥が発生したＮ型半導体層（コレクタ領域
）４に形成されたＰ型ベース領域６に上記従来方法の如
く熱拡散によりＮ型不純物を拡散させてＮ＋型エミツタ
領域９を形成すると、欠陥の存在する箇所で不純物の拡
散長が増長されることが知られている。特に、Ｎ型不純
物としてＡｓを用いた場合には、熱拡散によるＡｓ拡散
は欠陥等の存在に極めて敏感なため、その拡散長が著し
く増長される。このため、第２図に示す如く、分離酸化
膜３近傍で上述した異常拡散によりＮ＋型エミツ夕領域
９が深く形成される結果として、Ｐ型べース領域６の幅
が狭くなリトランジスタ耐圧（ＶｏＥｏ）が低下すると
いう欠点がある。
）４に形成されたＰ型ベース領域６に上記従来方法の如
く熱拡散によりＮ型不純物を拡散させてＮ＋型エミツタ
領域９を形成すると、欠陥の存在する箇所で不純物の拡
散長が増長されることが知られている。特に、Ｎ型不純
物としてＡｓを用いた場合には、熱拡散によるＡｓ拡散
は欠陥等の存在に極めて敏感なため、その拡散長が著し
く増長される。このため、第２図に示す如く、分離酸化
膜３近傍で上述した異常拡散によりＮ＋型エミツ夕領域
９が深く形成される結果として、Ｐ型べース領域６の幅
が狭くなリトランジスタ耐圧（ＶｏＥｏ）が低下すると
いう欠点がある。
更に、トランジスタとともにシヨツトキーダイオードを
形成する場合、あるいはエミツタシリーズ抵抗を低減す
る場合には、Ｎ＋型エミツタ領域９上の例えばＡｓドー
プト多結晶シリコン膜パターン８１は金属シリサイド層
（例えばＰｔＳｉ層）に変換される。しかし，上記従来
方法においてＡｓドープト多結晶シリコン膜パターン８
１のシリサイド化を行うと、ＶＥＢ０の低下、エミツタ
ーべース接合の短絡等の問題が生じることがある。この
原因については十分に解明されているわけではないが、
多結晶シリコンのＧｒａｉｎＢｏｕｎｄａｒｙに析出し
ているＡｓとＰｔとが反応することにより生成するＰｔ
ｘＡｓｙが拡散しやすい性質を有しており、かなりの程
度Ｎ＋型エミツタ領域９に拡散するためであると考えら
れている。〔発明の目的〕 本発明は酸化膜分離技術及び浅い接合技術を適用して高
速イＬ高信頼性を達成し得るバイポーラ半導体装置の製
造方法を提供することを目的とするものである。
形成する場合、あるいはエミツタシリーズ抵抗を低減す
る場合には、Ｎ＋型エミツタ領域９上の例えばＡｓドー
プト多結晶シリコン膜パターン８１は金属シリサイド層
（例えばＰｔＳｉ層）に変換される。しかし，上記従来
方法においてＡｓドープト多結晶シリコン膜パターン８
１のシリサイド化を行うと、ＶＥＢ０の低下、エミツタ
ーべース接合の短絡等の問題が生じることがある。この
原因については十分に解明されているわけではないが、
多結晶シリコンのＧｒａｉｎＢｏｕｎｄａｒｙに析出し
ているＡｓとＰｔとが反応することにより生成するＰｔ
ｘＡｓｙが拡散しやすい性質を有しており、かなりの程
度Ｎ＋型エミツタ領域９に拡散するためであると考えら
れている。〔発明の目的〕 本発明は酸化膜分離技術及び浅い接合技術を適用して高
速イＬ高信頼性を達成し得るバイポーラ半導体装置の製
造方法を提供することを目的とするものである。
本発明は半導体基板上に厚い酸化膜によつて分離された
島状の第１導電型の半導体層を形成する工程と、該半導
体層に選択的に第２導電型の不純物領域を形成する工程
と、前記半導体層上に形成された絶縁膜の前記第２導電
型の不純物領域に対応する一部分に選択的に開孔部を形
成する工程と、該開孔部から露出した前記第２導電型の
不純物領域にイオン注入により第１導電型の不純物領域
を形成する工程と、少なくとも前記開孔部を覆うように
アンドープト半導体膜を堆積する工程と、該半導体膜を
金属シリサイド層に変換する■程とを具備したことを特
徴とするものである。
島状の第１導電型の半導体層を形成する工程と、該半導
体層に選択的に第２導電型の不純物領域を形成する工程
と、前記半導体層上に形成された絶縁膜の前記第２導電
型の不純物領域に対応する一部分に選択的に開孔部を形
成する工程と、該開孔部から露出した前記第２導電型の
不純物領域にイオン注入により第１導電型の不純物領域
を形成する工程と、少なくとも前記開孔部を覆うように
アンドープト半導体膜を堆積する工程と、該半導体膜を
金属シリサイド層に変換する■程とを具備したことを特
徴とするものである。
本発明方法においては、第１導電型の不純物領域は第２
導電型の不純物領域に第１導電型の不純物をイオン注入
した後、イオン注入による結晶欠陥を除去し、不純物を
置換位置に移動させて電気的に活性化するのに必要な最
小限の熱処理を施すことにより形成されるので、不純物
としてＡｓを用いた場合でも、厚い分離酸化膜近傍で異
常拡散が起きてＶ。
導電型の不純物領域に第１導電型の不純物をイオン注入
した後、イオン注入による結晶欠陥を除去し、不純物を
置換位置に移動させて電気的に活性化するのに必要な最
小限の熱処理を施すことにより形成されるので、不純物
としてＡｓを用いた場合でも、厚い分離酸化膜近傍で異
常拡散が起きてＶ。
Ｅ０が低下するようなことはない。また、第１導電型の
不純物領域上に堆積されたアンドープト半導体膜を金属
シリサイド層に変換するので、ＰｔｘＡｓｙのようにエ
ミツターベース接合に悪影響を及ぼす生成物が生成する
こともない。したがつて、高速化され、かつ信頼性の高
いバイポーラ半導体装置を歩留りよく製造することがで
きる。〔発明の実施例〕 以下、本発明をバイポーラＮＰＮトランジスタに適用し
た実施例を第３図ａ−ｇを参照して説明する。
不純物領域上に堆積されたアンドープト半導体膜を金属
シリサイド層に変換するので、ＰｔｘＡｓｙのようにエ
ミツターベース接合に悪影響を及ぼす生成物が生成する
こともない。したがつて、高速化され、かつ信頼性の高
いバイポーラ半導体装置を歩留りよく製造することがで
きる。〔発明の実施例〕 以下、本発明をバイポーラＮＰＮトランジスタに適用し
た実施例を第３図ａ−ｇを参照して説明する。
実施例
まず、比抵抗２〜６Ω−Ｃｆ）Ｐ一型シリコン基板２１
に部分的にρｓ＝２０〜３０Ω／口のＮ＋型埋込領域２
２を形成した後．気相成長法により比抵抗０．２〜０．
４Ω−へ厚さ１．５μｍｆ）Ｎ型エピタキシヤル層を成
長させた。
に部分的にρｓ＝２０〜３０Ω／口のＮ＋型埋込領域２
２を形成した後．気相成長法により比抵抗０．２〜０．
４Ω−へ厚さ１．５μｍｆ）Ｎ型エピタキシヤル層を成
長させた。
次に、このＮ型エピタキシヤル層表面に厚さ５００λの
バツフア酸化膜パターン２３及び厚さ１０００λのシリ
コン窒化膜パターン２４を順次形成した。つづいて、こ
のシリコン窒化膜パターン２４に覆われていない前記Ｎ
型エピタキシヤル層を所定深さエツチング除去した後、
前記シリコン窒化膜パターン２４をマスクとして熱酸化
処理を施すことにより、前記Ｎ型エピタキシヤル層に厚
さ１．６μｍの分離酸化膜２５を埋設するとともに、こ
の分離酸化膜２５によつて分離された島状のＮ型半導体
層（コレクタ領域）２６を形成した（第３図ａ図示）。
次いで、前記シリコン窒化膜パターン２５及びバツフア
酸化膜パターン２４を順次エツチング除去した後、前記
Ｎ型半導体層（コレクタ領域）２６表面に厚さ２０００
Ａの熱酸化膜２Ｔを形成した。つづいて、厚さ１．０Ｉ
ｔｍのホトレジストパターン２８をマスクとして前記Ｎ
型半導体層（コレクタ領域）２６の一部に選択的にＢ＋
をエネルギー８５ＫｅＶ、ドーズ量１×１０１４ｃ！ｎ
吋の条件でイオン注入した（第３図ｂ図示）。次いで、
前記ホトレジストパターン２８を除去した後、窒素雰囲
気中、１０００℃で１００分間熱処理を行い、ρｓ＝６
００Ω／□、深さ０．５μｍのＰ型ベース領域２９を形
成した（第３図ｃ図示）。
バツフア酸化膜パターン２３及び厚さ１０００λのシリ
コン窒化膜パターン２４を順次形成した。つづいて、こ
のシリコン窒化膜パターン２４に覆われていない前記Ｎ
型エピタキシヤル層を所定深さエツチング除去した後、
前記シリコン窒化膜パターン２４をマスクとして熱酸化
処理を施すことにより、前記Ｎ型エピタキシヤル層に厚
さ１．６μｍの分離酸化膜２５を埋設するとともに、こ
の分離酸化膜２５によつて分離された島状のＮ型半導体
層（コレクタ領域）２６を形成した（第３図ａ図示）。
次いで、前記シリコン窒化膜パターン２５及びバツフア
酸化膜パターン２４を順次エツチング除去した後、前記
Ｎ型半導体層（コレクタ領域）２６表面に厚さ２０００
Ａの熱酸化膜２Ｔを形成した。つづいて、厚さ１．０Ｉ
ｔｍのホトレジストパターン２８をマスクとして前記Ｎ
型半導体層（コレクタ領域）２６の一部に選択的にＢ＋
をエネルギー８５ＫｅＶ、ドーズ量１×１０１４ｃ！ｎ
吋の条件でイオン注入した（第３図ｂ図示）。次いで、
前記ホトレジストパターン２８を除去した後、窒素雰囲
気中、１０００℃で１００分間熱処理を行い、ρｓ＝６
００Ω／□、深さ０．５μｍのＰ型ベース領域２９を形
成した（第３図ｃ図示）。
次いで、前記熱酸化膜２Ｔの前記Ｐ型ベース領域２９上
及び前記Ｎ型コレクタ領域２６上に対応する一部分を夫
々選択的にエツチング除去して開孔部３０，，３０２を
形成した。
及び前記Ｎ型コレクタ領域２６上に対応する一部分を夫
々選択的にエツチング除去して開孔部３０，，３０２を
形成した。
つづいて、これら開孔部３０，，３０，から露出した前
記Ｐ型ベース領域２９及びＮ型コレクタ領域２６にＡｓ
゛をエネルギー ６０ＫｅＶ．ドーズ量１×１０１６（
！７７１−２の条件でイオン注入した（第３図ｄ図示）
。次いで、窒素雰囲気中、１０００℃で３０分間熱処理
を行いρｓ＝２０Ω／□、深さ０．３’ＴｍのＮ゛型エ
ミツタ領域３１及びＮ゛型コレクタコンタクト領域３２
を形成した。
記Ｐ型ベース領域２９及びＮ型コレクタ領域２６にＡｓ
゛をエネルギー ６０ＫｅＶ．ドーズ量１×１０１６（
！７７１−２の条件でイオン注入した（第３図ｄ図示）
。次いで、窒素雰囲気中、１０００℃で３０分間熱処理
を行いρｓ＝２０Ω／□、深さ０．３’ＴｍのＮ゛型エ
ミツタ領域３１及びＮ゛型コレクタコンタクト領域３２
を形成した。
つづいて、全面に厚さ５００λのノンドープト多結晶シ
リコン膜を堆積した後．パターニングして前記開孔部３
０，，３０２を覆うようにノンドープト多結晶シリコン
膜パターン３３，，３３２を形成した。つづいて、前記
熱酸化膜２７の前記Ｐ型ベース領域２９上に対応する一
部分を選択的にエツチング除去して開孔窓３４を形成し
た（第３図ｅ図示）。次いで、全面に厚さ６００λのＰ
ｔを蒸着し、窒素雰囲気中、５５０℃で１５分間熱処理
を行い、前記Ｎ゛型エミツタ領域３１及びＮ゛型コレク
タコンタクト領域３２上のノンドープト多結晶シリコン
膜パターン３３，，３３２をすべてＰｔＳｉ層３５，，
３５２に変換した。
リコン膜を堆積した後．パターニングして前記開孔部３
０，，３０２を覆うようにノンドープト多結晶シリコン
膜パターン３３，，３３２を形成した。つづいて、前記
熱酸化膜２７の前記Ｐ型ベース領域２９上に対応する一
部分を選択的にエツチング除去して開孔窓３４を形成し
た（第３図ｅ図示）。次いで、全面に厚さ６００λのＰ
ｔを蒸着し、窒素雰囲気中、５５０℃で１５分間熱処理
を行い、前記Ｎ゛型エミツタ領域３１及びＮ゛型コレク
タコンタクト領域３２上のノンドープト多結晶シリコン
膜パターン３３，，３３２をすべてＰｔＳｉ層３５，，
３５２に変換した。
同時に前記開孔窓３４から露出ｌ−たＰ型ベース領域２
９表面もＰｔＳｉ層３６に変換された。つづいて、王水
処理により未反応のＰｔを除去した（第３図ｆ図示）。
次いで、全面にＡｔを蒸着した後、パターニングしてエ
ミツタ電極３７１．ベース電極３Ｔ２、コレクタ電極３
Ｔ３を形成し、バイポーラＮＰＮトランジスタを製造し
た（第３図ｇ図示）。
９表面もＰｔＳｉ層３６に変換された。つづいて、王水
処理により未反応のＰｔを除去した（第３図ｆ図示）。
次いで、全面にＡｔを蒸着した後、パターニングしてエ
ミツタ電極３７１．ベース電極３Ｔ２、コレクタ電極３
Ｔ３を形成し、バイポーラＮＰＮトランジスタを製造し
た（第３図ｇ図示）。
しかして上記実施例の製造方法によれば、第３図ｄ図示
の工程でイオン注入によりＡｓをドープし、第３図ｅ図
示の工程で最小限の熱処理を施すだけであるので、分離
酸化膜２５近傍でのＡｓの異常拡散及びその結果として
のＶＣＥＯの低下を引き起こすことなく浅いＮ゛型エミ
ツタ領域３１を形成できる。また、第３図ｅ図示の工程
で開孔部３０，を覆うように堆積されたアンドープト多
結晶シリコン膜パターン３３，を第３図ｆ図示の工程で
低抵抗のＰｔＳｉ層３５，に変換するのでＰｔｘＡｓｙ
が生成してエミツターベース接合に悪影響を及ぼすこと
もない。したがつて、高速化され、かつ信頼性の高いバ
イポーラＮＰＮトランジスタを製造することができる。
また、エミツタ領域３１上のＰｔＳｉ層３５１は低抵抗
であるため第４図に示す如くプログラマブル・リード・
オンリー・メモリ（ＰＲＯＭ）のフユ一゜ズとして有効
に使用することができる。なお、上記実施例の如く第３
図ｅ図示の工程でアンドープト多結晶シリコン膜パター
ン３３，を用いる場合には、第３図ｆ図示の工程でＰｔ
Ｓｉ層３５１に変換する際にアンドープト多結晶シリコ
ン膜パターン３３１の表面付近だけがシリサイド化され
高抵抗の多結晶シリコンが残存する可能性があるので、
アンドープト多結晶シリコン膜パターン３３１の代わり
にエミツターベース接合に悪影響を及ぼさない程度にＡ
ｓ，Ｐ等の不純物をドープした多結晶シリコン膜パター
ンを用いてもよい。
の工程でイオン注入によりＡｓをドープし、第３図ｅ図
示の工程で最小限の熱処理を施すだけであるので、分離
酸化膜２５近傍でのＡｓの異常拡散及びその結果として
のＶＣＥＯの低下を引き起こすことなく浅いＮ゛型エミ
ツタ領域３１を形成できる。また、第３図ｅ図示の工程
で開孔部３０，を覆うように堆積されたアンドープト多
結晶シリコン膜パターン３３，を第３図ｆ図示の工程で
低抵抗のＰｔＳｉ層３５，に変換するのでＰｔｘＡｓｙ
が生成してエミツターベース接合に悪影響を及ぼすこと
もない。したがつて、高速化され、かつ信頼性の高いバ
イポーラＮＰＮトランジスタを製造することができる。
また、エミツタ領域３１上のＰｔＳｉ層３５１は低抵抗
であるため第４図に示す如くプログラマブル・リード・
オンリー・メモリ（ＰＲＯＭ）のフユ一゜ズとして有効
に使用することができる。なお、上記実施例の如く第３
図ｅ図示の工程でアンドープト多結晶シリコン膜パター
ン３３，を用いる場合には、第３図ｆ図示の工程でＰｔ
Ｓｉ層３５１に変換する際にアンドープト多結晶シリコ
ン膜パターン３３１の表面付近だけがシリサイド化され
高抵抗の多結晶シリコンが残存する可能性があるので、
アンドープト多結晶シリコン膜パターン３３１の代わり
にエミツターベース接合に悪影響を及ぼさない程度にＡ
ｓ，Ｐ等の不純物をドープした多結晶シリコン膜パター
ンを用いてもよい。
本発明によれば、高速イＬ高信頼性を達成し得るバイポ
ーラトランジスタ等の半導体装置の製造方法を提供でき
るものである。
ーラトランジスタ等の半導体装置の製造方法を提供でき
るものである。
第１図及び第２図は従来の方法により製造されたバイポ
ーラＮＰＮトランジスタを示す断面図、第３図ａ−ｇは
本発明の実施例におけるバイポーラＮＰＮトランジスタ
の製造方法を工程順に示す断面図、第４図はプログラマ
ブル・リード・オンリー・メモリを示す回路図である。 ２１・・・・・・Ｐ一型シリコン基板、２２・・・・・
・Ｎ＋型埋込領域、２３・・・・・・バツフア酸化膜パ
ターン、２４・・・・・ウリコン窒化膜パターン、２５
・・・・・・分離酸化膜６２６・・・・・・Ｎ型半導体
層（コレクタ領域）、２７・・・・・・熱酸化膜６２８
・・・・・・ホトレジストパターン、２９・・・・・・
Ｐ型ベース領域、３０１，３０２・・・・・・開孔部、
３１・・・・・・Ｎ＋型エミツタ領域、３２・・・・・
・Ｎ＋型コレクタコンタクト領域、３３１，３３２・・
・・・・ノンドープト多結晶シリコン膜パターン、３４
・・・・・・開孔９．３５１，３５２，３６・・・・・
・ＰｔＳｉ層、３７，・・・・・・エミツタ電極、３７
２・・・・・・ベース電極、３７，・・・・・・コレク
タ電極。
ーラＮＰＮトランジスタを示す断面図、第３図ａ−ｇは
本発明の実施例におけるバイポーラＮＰＮトランジスタ
の製造方法を工程順に示す断面図、第４図はプログラマ
ブル・リード・オンリー・メモリを示す回路図である。 ２１・・・・・・Ｐ一型シリコン基板、２２・・・・・
・Ｎ＋型埋込領域、２３・・・・・・バツフア酸化膜パ
ターン、２４・・・・・ウリコン窒化膜パターン、２５
・・・・・・分離酸化膜６２６・・・・・・Ｎ型半導体
層（コレクタ領域）、２７・・・・・・熱酸化膜６２８
・・・・・・ホトレジストパターン、２９・・・・・・
Ｐ型ベース領域、３０１，３０２・・・・・・開孔部、
３１・・・・・・Ｎ＋型エミツタ領域、３２・・・・・
・Ｎ＋型コレクタコンタクト領域、３３１，３３２・・
・・・・ノンドープト多結晶シリコン膜パターン、３４
・・・・・・開孔９．３５１，３５２，３６・・・・・
・ＰｔＳｉ層、３７，・・・・・・エミツタ電極、３７
２・・・・・・ベース電極、３７，・・・・・・コレク
タ電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に厚い酸化膜によつて分離された島状
の第１導電型の半導体層を形成する工程と、該半導体層
に選択的に第２導電型の不純物領域を形成する工程と、
前記半導体層上に形成された絶縁膜の前記第２導電型の
不純物領域上に対応する一部分に選択的に開孔部を形成
する工程と、該開孔部から露出した前記第２導電型の不
純物領域にイオン注入により第１導電型の不純物領域を
形成する工程と、少なくとも前記開孔部を覆うようにア
ンドープト半導体膜を堆積する工程と、該半導体膜を金
属シリサイド層に変換する工程とを具備したことを特徴
とする半導体装置の製造方法。 ２ 前記不純物が砒素であることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。 ３ 前記半導体膜が多結晶シリコンからなることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 ４ 前記金属シリサイド層をプログラマブル・リード・
オンリー・メモリーのヒューズとして形成することを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065455A JPS5949704B2 (ja) | 1982-04-21 | 1982-04-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065455A JPS5949704B2 (ja) | 1982-04-21 | 1982-04-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182866A JPS58182866A (ja) | 1983-10-25 |
| JPS5949704B2 true JPS5949704B2 (ja) | 1984-12-04 |
Family
ID=13287623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065455A Expired JPS5949704B2 (ja) | 1982-04-21 | 1982-04-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949704B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666433B2 (ja) * | 1984-02-09 | 1994-08-24 | エヌ・シー・アール・インターナショナル・インコーポレイテッド | 電気的にプログラム可能な読出専用メモリ・セル |
-
1982
- 1982-04-21 JP JP57065455A patent/JPS5949704B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182866A (ja) | 1983-10-25 |
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