JPS5943552A - 集積回路用低抵抗埋込形電力バス及びその形成法 - Google Patents

集積回路用低抵抗埋込形電力バス及びその形成法

Info

Publication number
JPS5943552A
JPS5943552A JP58139320A JP13932083A JPS5943552A JP S5943552 A JPS5943552 A JP S5943552A JP 58139320 A JP58139320 A JP 58139320A JP 13932083 A JP13932083 A JP 13932083A JP S5943552 A JPS5943552 A JP S5943552A
Authority
JP
Japan
Prior art keywords
channel
layer
substrate
low resistance
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58139320A
Other languages
English (en)
Inventor
クラレンス・エ−・ルンド
マイケル・デ−・スギノ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPS5943552A publication Critical patent/JPS5943552A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 半導体基板上にＩＣ回路等を形成する場合基板の表面は
一般に構成要素の形成、相互接続などに用いられる金属
などで過剰になる。各種構成要素が極端に過剰になった
υ近接したりするため基板上に相互接続バスなどを配置
する場合十分な注意を払う必要がある。
発明の要約 本発明は集積回路等に用いられる低抵抗埋込形電力バス
に関係し、ここに半導体基板はその底面に低抵抗物質層
で形成さｆしたｊつ又はそれ以上のチャンネルを有し、
該層はチャンネル内に堆積され基板かも絶縁されて表面
の混雑を緩和する。
好ましい実施例では、基板は第１の型の導電率を有し、
チャンネルは低抵抗物質層に先だって該チャンネル内に
第２の型の導電率を持つ物質層を配置させ、該物質層は
チャンネルの底部で基板と接合を形成し低抵抗物質を第
１の物質層を通して同様の導電率を有する成分と接触さ
せている。
本発明の目的は、集積回路に用いられる新しい、改良さ
れた低抵抗埋込形電力バス及びその形成法を力えること
である。
本発明の目的は、更に、集積回路用低抵抗埋込形電力バ
スの１部が、基板と逆接合を形成して成る型の導電率を
持つ要素を該基板と直接接触さぜ、且つ残る要素をバス
から絶縁することである１、これらの目的及び他の目的
は添付した明細用。
ｌｒテ許請求事項及び図面を検ｈ１することにより当業
者に明らかとなろ９゜ 好ましい実施例の説明 本発明に従う低抵抗埋込形電力バスの製造プロセスの１
実施例、及び本発明を具体化する装置を以下に説明する
。図を参照するに、Ｎ型シリコンで作られた基板１０の
断面全示されている。当業者の３１１Ｔ！解するように
製造過程（プロセス）及び装置はＮ型又はＰ型基板のい
ずれに対しても同様に適用−可能であるが、ここではＮ
型基板の製造過程（プロセス）について説明する。Ｎ型
シリコン基板１０はその中にエツチングなどにより形成
された複数のチャンネル１２ヲ有する。ここで用いる１
ヂヤンネル“はみ−ｉ’（ｓｌｏｔ）又仁１開孔全意味
し、ＭＯ８装置の１チヤンネル領域”とは区別すべきで
ある。
集積回路製造業者によυ認識されるべきであるが、多く
の場合チャンネルは基板の底面に予め形成されて、隣接
する要素や回路等の間に障壁又は間隙を与え、それらの
間の相互作用を阻害している。
多くの場合これらのチャンネルは本発明のために用いる
ことが出来、表面の混雑を更に減らすものである。
特に第２図に示すように、第１の物質層１４は、チーヤ
ンネル１２の底部に形成される。基板１０がＮ形シリコ
ンで形成される本実施例においては物質層１４は硼素、
アルミニウムなどのＰ形物質で形成される。層１４内の
物質は周囲のシリコンに拡散されて一般にチャンネル１
２のそれぞれの底部の周囲に外方拡散（ｏｕｔ　ｄｉｆ
ｆｕｓｉｏｎ）領域１６ヲ形成する。拡散領域１６は周
囲のＮ形シリコン基板と共に逆Ｐ−Ｎ接合を形成する。
チャンネル１２の底部の拡散された物質はＰ彫物質層１
４として図示されるが、実際には当業者の公知の方法に
よシ基板内に拡散された層であることが理解されるべき
である。説明及び理解を助けるため、この領域は層１４
及び拡散領域１６として図示されるが、実際にはこれは
単にＰ−Ｎ接合を形成するＰ形物質の拡散された領域で
ある。ｍｔ　１４及び拡散された領域１Ｇに１−便宜上
拡散された領域と呼ば１１ろ。Ｉ）−Ｎ接合の目的ｔｊ
：基板１０と逆接合を形成し、ぞり、によってＩ　Ｃｇ
４素から基＋ｒｙ、　１．。
を介するバスへの伝うｎを阻害することにある。又とｈ
の他の目的は、以下に説明するように、拡散さｈ−た／
Ｉｌｔ！域１６と接触するＰ形部分を有フるＭ’接要素
と接触させることにある。もし、表面金ム（ｉによるな
どの他の方法で接触さぜ／こい場合（づ、第１層１４及
び拡散された領域１６（・ま排除出来、絶縁物質に：チ
ャンネルの底部に配置ど４出来る。
第３図に示すように、もしＰ形物質の層１４が形成され
且つチャンネル１２の底部に拡散さｉＩ−ると、チャン
ネル１２の側面が処理をハ、て酸化シリコン。
窒化シリコン等のチャンネル１２の各側面に層１８が形
成さり、る。明らかに、こｆｌ等のスブッグは若干の過
程では逆にすることが出来る。上記のように層１４の排
除に関連して当業者に明らかなように、絶縁層１８をチ
ャンネル１２の底部及び側部に沿って形成することが出
来る。チャンネル１２のいず−ｈかの側の層１８は絶縁
層であり、周囲の基板１０ｉナヤンネル１２から絶縁す
る。
特に第４図に示すように、シリコン上に選択的に堆積出
来るタングステン又はモリブデンなどの比較的抵抗の小
さな物質層２０は、チャンネル１２内に形成される。層
２０は、電流を搬送する電力バスであり、これになされ
るべき接続に依存して、第４図に示すように堆積され部
分的にチャンネル１２を満たすか、又はチャンネル１２
を完全にその上部エツジまで満たす。もし基板１０の上
部面で層２０に対して外部接続がなされる時はチャンネ
ル１２を低抵抗物質で完全に満たすと都合が良い。もし
、本実施例のようにチャンネルの底部で層２０への接触
がＰ−Ｎ接合を通して行われる場合、チャンネル１２は
部分的に満たさｆするのみである。次に第５図に示すよ
うに、絶縁物質の層２２が層２０の上のチャンネル１２
内に形成されてチャンネルを完全に満たし、且つ基板１
０の表面に形成される金層付着層から電流導電層２０を
絶縁する。このようにしてチャンネル１２内のＣ線層２
２にわたって金属金めつきすることにより基′＠１０の
表面の過剰混雑を緩和し伺加的に・フコ間をイｖ全する
ことが出来る。低抵抗物質層２０は埋込形宜カバスとし
て動作シ２、構成る一１′、）合に（−１チヤンネル１
２はなお要素間又ｌＪ：回路間の障壁として動作する。
埋込形電力バス（第５Ｌ図）の簀子と共に基板１０のＩ
Ｃ回路形成の工程全続行することが出来る３１例えば、
第６図に示すようにｊｊｐ込形バス１）１１の露出シリ
コン内にＮ形タブ２６及びＰ形りブ２１３が植込オれる
。Ｎ型タブ２６ケ基析１０の反対面から接触させる。
この接触を強調するｊつの方法ｅ；Ｌエビに１土に基イ
反を作り１つのバスとして用いることである。ｐ　ｆｉ
、ｌｊタブ２８は、ここに領域１６及びＲ５１４とし、
て示される拡散層全通して前記タブに最近扛のバスと接
触する。
かくして、低抵抗埋込形１ド、カバス及びその製法をこ
こに開示し、説明する。押込形電力バスは基板の表面で
必要な金属ｊｉｌ：ｆ：減らし、月つ構成要素などに付
加的な領域金与える。更に、埋込形電力バスは構成製菓
に都合の良い接触金力え、構成る場合には構成要素全領
域的に分離するために基板の面内に形成され／こチャン
ネルに取込まれる。埋込まれたバスは、分離を目的とし
て形成されたチャンネルに取込１れても、なお、隣接要
素間の相互作用に対する障壁としで動作する。
基板１０がＰ型物質で形成される場合の上記実施例に対
する唯一の変更はチャンネルの底部にＮ型物質を形成し
拡散させることである１、チャンネルの底部で拡散され
る通常のＮ型物質は燐、ヒ素などが用いられる。従って
、Ｎ型タブ及び構成要素は埋込まれた電力バスと直接接
触し、一方Ｐ型バス及び構成要素は基板の反対側から接
触する。
本発明の％定の実施例をここに開示したが新たな変更、
改良を当業者が行うことが考えられる。
従って本発明は、ここに示した特定の形態に限定されな
いことが理解されることを望み、且つ添付した特許請求
事項が本発明の範囲全逸脱しない全ての変更を包含する
ものと考える。
【図面の簡単な説明】
第１図乃至第６図は、本発明による低抵抗埋込形１ドバ
スの製造に使用されるステップ（工程）を示し、全図全
通して同一記号は同一の部品を示す。 １０・・・基板、１２・・・チャンネル、１４・・・物
’Ｒ７Ｍ　、１Ｇ・・・外方拡散領域、Ｊ８・・・層、
２０・・・層、２２・絶縁物質層、２６・・・Ｎ型タフ
’、２８・・・Ｐ型タブ。 特許出願人　　モトローラ・インコーボレーテッド代理
人弁理士　玉　蟲　久　五　部

Claims (1)

  1. 【特許請求の範囲】 １、　半導体基板の一面内でチャンネルを定め、該チャ
    ンネルがその中に堆積された低抵抗の物質層を有する前
    記半導体基板と、該基板から前記低抵抗物質層を絶縁す
    る物質とからなる集積回路用低抵抗埋込形電力バス。 ２　第１の型の導電率を有し、半導体基板の一面内に底
    部及び側部を有するチャンネルを定める前記半導体基板
    と、 チャンネルの底部に拡散された第２の型の導電率を有す
    る物質を含む第１拡散層と、から成９、チャンネルの側
    部は、基板とチャンネルの間で該側部に沿う絶縁物質層
    を形成するように処理され、又 前記第１の拡散層と接触してチャンネル内に堆積され、
    且つ前記絶縁物質層によって前記基板から絶縁される比
    較的低い抵抗の第２物質層を具えることを特徴とする集
    積回路用低抵抗埋込形τ（を力バス。 ３、　第１の型の導電率を有する半導体基板を与えるス
    テップと、 基板の１面内に底部及び側部を有するチャンネルを形成
    するステップと、 チャンネルの底部に第２の型の導電率を有する第１物質
    を拡散させてチャンネルの底部に拡散層を形成するステ
    ップと、 チャンネルの側部を処理して基板とチャンネルの間に絶
    縁物質層を形成するステップ及び、拡散層と接触し基板
    から絶縁された比較的抵抗の小さい第２物質層を堆積さ
    せるステップとからなる集積回路用低抵抗埋込形電力バ
    スの形成法。
JP58139320A 1982-07-30 1983-07-29 集積回路用低抵抗埋込形電力バス及びその形成法 Pending JPS5943552A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US404264 1982-07-30
US06/404,264 US4503451A (en) 1982-07-30 1982-07-30 Low resistance buried power bus for integrated circuits

Publications (1)

Publication Number Publication Date
JPS5943552A true JPS5943552A (ja) 1984-03-10

Family

ID=23598889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58139320A Pending JPS5943552A (ja) 1982-07-30 1983-07-29 集積回路用低抵抗埋込形電力バス及びその形成法

Country Status (3)

Country Link
US (1) US4503451A (ja)
EP (1) EP0100571A3 (ja)
JP (1) JPS5943552A (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4683488A (en) * 1984-03-29 1987-07-28 Hughes Aircraft Company Latch-up resistant CMOS structure for VLSI including retrograded wells
US4689656A (en) * 1984-06-25 1987-08-25 International Business Machines Corporation Method for forming a void free isolation pattern and resulting structure
US4631570A (en) * 1984-07-03 1986-12-23 Motorola, Inc. Integrated circuit having buried oxide isolation and low resistivity substrate for power supply interconnection
FR2569055B1 (fr) * 1984-08-07 1986-12-12 Commissariat Energie Atomique Circuit integre cmos et procede de fabrication de zones d'isolation electriques dans ce circuit integre
GB2186424A (en) * 1986-01-30 1987-08-12 Plessey Co Plc Method for producing integrated circuit interconnects
US4980747A (en) * 1986-12-22 1990-12-25 Texas Instruments Inc. Deep trench isolation with surface contact to substrate
FR2616011B1 (fr) * 1987-05-26 1989-09-08 Matra Harris Semiconducteurs Circuit integre a interconnexions enterrees et procede de fabrication d'un tel circuit
US4912535A (en) * 1987-08-08 1990-03-27 Mitsubishi Denki Kabushiki Kaisha Trench type semiconductor memory device having side wall contact
GB2212977B (en) * 1987-11-25 1991-01-23 Marconi Electronic Devices Semiconductor arrangement
US4939567A (en) * 1987-12-21 1990-07-03 Ibm Corporation Trench interconnect for CMOS diffusion regions
US5023200A (en) * 1988-11-22 1991-06-11 The United States Of America As Represented By The United States Department Of Energy Formation of multiple levels of porous silicon for buried insulators and conductors in silicon device technologies
DE3931381A1 (de) * 1989-09-20 1991-03-28 Siemens Ag Halbleiterschichtaufbau mit vergrabener verdrahtungsebene, verfahren fuer dessen herstellung und anwendung der vergrabenen verdrahtungsebene als vergrabene zellplatte fuer drams
US5248894A (en) * 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
US5057895A (en) * 1990-08-06 1991-10-15 Harris Corporation Trench conductor and crossunder architecture
US5196373A (en) * 1990-08-06 1993-03-23 Harris Corporation Method of making trench conductor and crossunder architecture
JP3332456B2 (ja) * 1992-03-24 2002-10-07 株式会社東芝 半導体装置の製造方法及び半導体装置
US5340754A (en) * 1992-09-02 1994-08-23 Motorla, Inc. Method for forming a transistor having a dynamic connection between a substrate and a channel region
US5420061A (en) 1993-08-13 1995-05-30 Micron Semiconductor, Inc. Method for improving latchup immunity in a dual-polysilicon gate process
JP2684979B2 (ja) * 1993-12-22 1997-12-03 日本電気株式会社 半導体集積回路装置及びその製造方法
US5849621A (en) * 1996-06-19 1998-12-15 Advanced Micro Devices, Inc. Method and structure for isolating semiconductor devices after transistor formation
US5972758A (en) * 1997-12-04 1999-10-26 Intel Corporation Pedestal isolated junction structure and method of manufacture
US6025261A (en) 1998-04-29 2000-02-15 Micron Technology, Inc. Method for making high-Q inductive elements
US6696746B1 (en) * 1998-04-29 2004-02-24 Micron Technology, Inc. Buried conductors
US7045468B2 (en) * 1999-04-09 2006-05-16 Intel Corporation Isolated junction structure and method of manufacture
US6624515B1 (en) 2002-03-11 2003-09-23 Micron Technology, Inc. Microelectronic die including low RC under-layer interconnects
US7102167B1 (en) * 2002-04-29 2006-09-05 Micrel, Inc. Method and system for providing a CMOS output stage utilizing a buried power buss
JP2007194259A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 半導体装置及びその製造方法
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
US7691734B2 (en) * 2007-03-01 2010-04-06 International Business Machines Corporation Deep trench based far subcollector reachthrough
US8362660B2 (en) * 2009-11-09 2013-01-29 Nucleus Scientific, Inc. Electric generator
US9245892B2 (en) 2014-02-20 2016-01-26 International Business Machines Corporation Semiconductor structure having buried conductive elements

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS575346A (en) * 1980-06-13 1982-01-12 Oki Electric Ind Co Ltd Semiconductor device and manufacture thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3913124A (en) * 1974-01-03 1975-10-14 Motorola Inc Integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector including fabrication method therefor
US4037306A (en) * 1975-10-02 1977-07-26 Motorola, Inc. Integrated circuit and method
US4048649A (en) * 1976-02-06 1977-09-13 Transitron Electronic Corporation Superintegrated v-groove isolated bipolar and vmos transistors
US4044452A (en) * 1976-10-06 1977-08-30 International Business Machines Corporation Process for making field effect and bipolar transistors on the same semiconductor chip
JPS5918870B2 (ja) * 1977-05-15 1984-05-01 財団法人半導体研究振興会 半導体集積回路
JPS5413779A (en) * 1977-07-04 1979-02-01 Toshiba Corp Semiconductor integrated circuit device
US4140558A (en) * 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
JPS54154979A (en) * 1978-05-29 1979-12-06 Matsushita Electric Ind Co Ltd Manufacture of insulated gate type semiconductor device
JPS55130176A (en) * 1979-03-30 1980-10-08 Hitachi Ltd Field effect semiconductor element and method of fabricating the same
JPS5636143A (en) * 1979-08-31 1981-04-09 Hitachi Ltd Manufacture of semiconductor device
JPS5846193B2 (ja) * 1980-07-15 1983-10-14 株式会社東芝 半導体装置
US4339869A (en) * 1980-09-15 1982-07-20 General Electric Company Method of making low resistance contacts in semiconductor devices by ion induced silicides
FR2498812A1 (fr) * 1981-01-27 1982-07-30 Thomson Csf Structure de transistors dans un circuit integre et son procede de fabrication
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS575346A (en) * 1980-06-13 1982-01-12 Oki Electric Ind Co Ltd Semiconductor device and manufacture thereof

Also Published As

Publication number Publication date
US4503451A (en) 1985-03-05
EP0100571A3 (en) 1985-10-30
EP0100571A2 (en) 1984-02-15

Similar Documents

Publication Publication Date Title
JPS5943552A (ja) 集積回路用低抵抗埋込形電力バス及びその形成法
US6124179A (en) Inverted dielectric isolation process
CN102738036B (zh) 晶圆级mosfet金属化
US5841197A (en) Inverted dielectric isolation process
US5338961A (en) High power MOSFET with low on-resistance and high breakdown voltage
US7560808B2 (en) Chip scale power LDMOS device
US3456335A (en) Contacting arrangement for solidstate components
JPH07183302A (ja) 金属層の形成及びボンディング方法
US4267633A (en) Method to make an integrated circuit with severable conductive strip
US6303954B1 (en) Semiconductor device with a high-voltage component in semiconductor on insulator
KR20060117175A (ko) 반도체 장치의 제조 방법 및 반도체 장치
TW410392B (en) Damascene interconnection and semiconductor device
CN102197347B (zh) 晶片级降压转换器
US6115255A (en) Hybrid high-power integrated circuit
US5283454A (en) Semiconductor device including very low sheet resistivity buried layer
US3697828A (en) Geometry for a pnp silicon transistor with overlay contacts
GB2136203A (en) Through-wafer integrated circuit connections
JPS61502649A (ja) 埋込み酸化物アイソレ−シヨンと電源相互接続用低抵抗率基板を備えた集積回路
US3518504A (en) Transistor with lead-in electrodes
US5070388A (en) Trench-resident interconnect structure
US5705407A (en) Method of forming high performance bipolar devices with improved wiring options
KR100433870B1 (ko) 다수의 소자를 갖는 집적 회로 및 그것의 제조 방법
US3763550A (en) Geometry for a pnp silicon transistor with overlay contacts
JP2001015547A (ja) 半導体装置
JPH01258458A (ja) ウェーハ集積型集積回路