JPS5943440A - 演算制御装置 - Google Patents
演算制御装置Info
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- JPS5943440A JPS5943440A JP57153414A JP15341482A JPS5943440A JP S5943440 A JPS5943440 A JP S5943440A JP 57153414 A JP57153414 A JP 57153414A JP 15341482 A JP15341482 A JP 15341482A JP S5943440 A JPS5943440 A JP S5943440A
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- JP
- Japan
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- instruction
- floating
- point arithmetic
- processing
- arithmetic
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は・ぐイゾライン制御による命令先行制御方式を
採る処理装置の演算制御方式に関する。
採る処理装置の演算制御方式に関する。
情報処理装置において、処理を高速化すべく、先取りさ
れた命令の取出しから実行１でを複数のステージに分け
、各ステージにて複数の命令を順次並列的に処理してゆ
く、所謂ノぐイブライン処理方式が広く採用されている
。この種パイプライン処理方式の採用により、処理装置
の性能は大幅に改善されるが、従来のこの７ｉｉ／’イ
ノライン処理にあっては、例えば浮動小数点演算命令の
如く、複数マシンサイクルを要する命令処理の際、それ
以降の命令に対するＡ’イノライン処理が中断され、所
謂パイプブレーキが生じるという不都合があった。
れた命令の取出しから実行１でを複数のステージに分け
、各ステージにて複数の命令を順次並列的に処理してゆ
く、所謂ノぐイブライン処理方式が広く採用されている
。この種パイプライン処理方式の採用により、処理装置
の性能は大幅に改善されるが、従来のこの７ｉｉ／’イ
ノライン処理にあっては、例えば浮動小数点演算命令の
如く、複数マシンサイクルを要する命令処理の際、それ
以降の命令に対するＡ’イノライン処理が中断され、所
謂パイプブレーキが生じるという不都合があった。
そこで従来では浮動小数点演算烏合をより高速に処理す
べく、第１図に示すように、基本演算部１とは別に、独
立したハードウェア構成をなす浮動小数点演算部２を設
け、浮動小数点演０命令の実行時においては、その演算
処理を浮動小数点演算部２で行左う構成を採っている。
べく、第１図に示すように、基本演算部１とは別に、独
立したハードウェア構成をなす浮動小数点演算部２を設
け、浮動小数点演０命令の実行時においては、その演算
処理を浮動小数点演算部２で行左う構成を採っている。
尚、図中、３は上記各演算部１，２を制御する制御部、
ＧＲは・クエネラルレジスタ、ＦＰＲハ浮動小数点し・
ノスタである。
ＧＲは・クエネラルレジスタ、ＦＰＲハ浮動小数点し・
ノスタである。
とのような構成を採ることにより、浮動小数点演算その
ものの処理はｊ６速化されるが、その演算の実行には依
然として複数マシンサイクルを要し、従って前述のパイ
プブレーキを解消することはできない。この際の従来の
パイシライン：”！’、理方式における命令処理の流れ
を第２図に７１ミす。とこでは命令フェッチから実行ま
でを５１４砦のスデー・ゾ（ステージ１；命令フヱソチ
。
ものの処理はｊ６速化されるが、その演算の実行には依
然として複数マシンサイクルを要し、従って前述のパイ
プブレーキを解消することはできない。この際の従来の
パイシライン：”！’、理方式における命令処理の流れ
を第２図に７１ミす。とこでは命令フェッチから実行ま
でを５１４砦のスデー・ゾ（ステージ１；命令フヱソチ
。
１・′イ１１ゾＹ４、ステージ２；ｈ論理アドレス計算
、ステージ３ ： ！ｌ＃理アドアドレスの変換、ステ
ージ４ニオ′架ランドフエツチ、ステージ５；実行サイ
クル）とし、又、命令Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇのう
ち、命令Ｅが浮動小数点演算命令、他の残る各命令Ａ、
Ｂ、Ｃ，Ｄ、Ｆ、Ｇがそれぞれ１マシンづイクル命令で
あることを示している。ここで、実行ステージ（ステー
ジ５）において、命令Ａ、Ｂ、Ｃ，Ｄはそれぞれ１マシ
ンサイクルにて終了するが、命令Ｅは上記第１図に示す
浮動小数点演算部２により複数マシンサイクル（ここで
は４マシンザイクル）をもって終了する。従って浮動小
数点演算命令Ｅの実行時において、以降の命令Ｆ、Ｇに
対し・ぐイブブレーキがかけられ、パイプライン処理が
中断される。
、ステージ３ ： ！ｌ＃理アドアドレスの変換、ステ
ージ４ニオ′架ランドフエツチ、ステージ５；実行サイ
クル）とし、又、命令Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇのう
ち、命令Ｅが浮動小数点演算命令、他の残る各命令Ａ、
Ｂ、Ｃ，Ｄ、Ｆ、Ｇがそれぞれ１マシンづイクル命令で
あることを示している。ここで、実行ステージ（ステー
ジ５）において、命令Ａ、Ｂ、Ｃ，Ｄはそれぞれ１マシ
ンサイクルにて終了するが、命令Ｅは上記第１図に示す
浮動小数点演算部２により複数マシンサイクル（ここで
は４マシンザイクル）をもって終了する。従って浮動小
数点演算命令Ｅの実行時において、以降の命令Ｆ、Ｇに
対し・ぐイブブレーキがかけられ、パイプライン処理が
中断される。
このように、従来の／Ｆイゾライン処理にお・いては、
浮動小数点演算命令の如く複数マシンサイクルを要する
命令処理の際に・ぐイブブレーキがかけられ、ツクイブ
ライン処理が中断されてしまうという不都合が生じてい
た。
浮動小数点演算命令の如く複数マシンサイクルを要する
命令処理の際に・ぐイブブレーキがかけられ、ツクイブ
ライン処理が中断されてしまうという不都合が生じてい
た。
本発明は上記実情に鑑みんされたもので、・にイノライ
ン処理による命令先行制御方式苓二抹る処理装置におい
て、浮動小数点演算命令の実行時においてもパイプライ
ン処理が損われることのない）寅算制御方式を提供する
ことをＩＩ的とする。
ン処理による命令先行制御方式苓二抹る処理装置におい
て、浮動小数点演算命令の実行時においてもパイプライ
ン処理が損われることのない）寅算制御方式を提供する
ことをＩＩ的とする。
本発明は命令の取出しから実行までを複数のステージに
分け、複数の命令を上記各ステージを経て順次並列的に
実行処理してゆくノ！イブライン処理において、命令フ
ェッチ段階で浮動／」）ｂ’を点演算命令が取出される
と、その命令を実行ステージ１で待って実行処理するの
ではなく、それ以前の初期のステージにて、基本演算部
とは独立したハードウェア構成の浮動小数点レジスタを
含む浮動小数点演算部に起動をかけ、上記浮’ｋｂ小数
点演１′）、命令以前の命令に対する・ぐイノライン処
理と並行して浮動小数点演算命令理を１、′：行せしめ
るようにしたものである。これにより、浮動小数点演算
命令以降の各１マシンサイクルで終了する命令に対して
パイプライン処理全停ｔｔ−０）ぜることなく円滑な・
ぐイノライン処理！１山作が肩゛本続できる。
分け、複数の命令を上記各ステージを経て順次並列的に
実行処理してゆくノ！イブライン処理において、命令フ
ェッチ段階で浮動／」）ｂ’を点演算命令が取出される
と、その命令を実行ステージ１で待って実行処理するの
ではなく、それ以前の初期のステージにて、基本演算部
とは独立したハードウェア構成の浮動小数点レジスタを
含む浮動小数点演算部に起動をかけ、上記浮’ｋｂ小数
点演１′）、命令以前の命令に対する・ぐイノライン処
理と並行して浮動小数点演算命令理を１、′：行せしめ
るようにしたものである。これにより、浮動小数点演算
命令以降の各１マシンサイクルで終了する命令に対して
パイプライン処理全停ｔｔ−０）ぜることなく円滑な・
ぐイノライン処理！１山作が肩゛本続できる。
以下図面を参照して本発明の一実施例を説明する０第３
図は本発明の一実施例におけるノ・−ドウエア構成な示
すブロック図である。図中、１０は主メモリ又はキャッ
シュメモリより先取りされた命令を複数語貯える命令先
取り・ぐソファ（Ｉ −ＢＵＦ ）、１１は命令先取リ
パッフ丁１０より取出された命令語を貯える命令レジス
タ（Ｉ Ｒ）である。１２は命令先取り・ぐソファ１θ
より読出された命令語に含−まれる命令コード（ＩＣ）
の内容を解読する命令解ｈｔｄ器であυ、浮動小数点演
算命令の取出し時においては特定の制御信号ＣＡが出力
される。１３は命令レジスタ１１に貯えられた命令語の
オペランドアドレス部（ＩＡ）のデータを受けて、オペ
ランド論理アドレスを生成する論理アドレス作成部、１
４は論理アドレスを物理アドレスに変換するアドレス変
換部である。１５はキャッシュメモリ、１６は主メモリ
である。１７は汎用レジスタ（（、Ｒ）を含む基本演ｎ
部、１８は浮動小数点レジスタ（ＦＰＲ）を含む浮動小
数点演算部である。１９はパイシライン制御を司る・セ
イノ０シイン制御部であり、命令先取り・ぐソファ１０
より浮動小数点演算命令が取出され、これに伴って命令
解読器１２より特定の制仙１信号ＣＡが出力され／と一
際は、この制御信号ＣＡを受けて、浮’Ｈ（ｄＪ小小焦
点演算部１８動作状態を示ずＢＵＳＹ信シ、；を調べ、
ＢＵＳＹ＝”Ｏ”で非動作状態（レディ状、暢）である
ことを確認すると、浮動小数点演算部１８に起動信号５
ＴＡＲＴを送出し、起動をかける制御機能全もつ。
図は本発明の一実施例におけるノ・−ドウエア構成な示
すブロック図である。図中、１０は主メモリ又はキャッ
シュメモリより先取りされた命令を複数語貯える命令先
取り・ぐソファ（Ｉ −ＢＵＦ ）、１１は命令先取リ
パッフ丁１０より取出された命令語を貯える命令レジス
タ（Ｉ Ｒ）である。１２は命令先取り・ぐソファ１θ
より読出された命令語に含−まれる命令コード（ＩＣ）
の内容を解読する命令解ｈｔｄ器であυ、浮動小数点演
算命令の取出し時においては特定の制御信号ＣＡが出力
される。１３は命令レジスタ１１に貯えられた命令語の
オペランドアドレス部（ＩＡ）のデータを受けて、オペ
ランド論理アドレスを生成する論理アドレス作成部、１
４は論理アドレスを物理アドレスに変換するアドレス変
換部である。１５はキャッシュメモリ、１６は主メモリ
である。１７は汎用レジスタ（（、Ｒ）を含む基本演ｎ
部、１８は浮動小数点レジスタ（ＦＰＲ）を含む浮動小
数点演算部である。１９はパイシライン制御を司る・セ
イノ０シイン制御部であり、命令先取り・ぐソファ１０
より浮動小数点演算命令が取出され、これに伴って命令
解読器１２より特定の制仙１信号ＣＡが出力され／と一
際は、この制御信号ＣＡを受けて、浮’Ｈ（ｄＪ小小焦
点演算部１８動作状態を示ずＢＵＳＹ信シ、；を調べ、
ＢＵＳＹ＝”Ｏ”で非動作状態（レディ状、暢）である
ことを確認すると、浮動小数点演算部１８に起動信号５
ＴＡＲＴを送出し、起動をかける制御機能全もつ。
第４図はＡ本発明の一実施例における・ぐイノライン処
理方式の命令処理の流れを示す図である。図中、Ａ、Ｂ
、Ｃ，Ｄ及びＦ、Ｇはそれぞれ１マシンザイクルで終了
する命令、ＩＣは複数マンンーリ′イクル（とこでは４
マシンザイクル）をす２する浮動小数点演算に係る命令
を示している。又、５ＴＡＲＴは上記第３図に示した・
ぐイノライン制御部１９から浮動小数点演算部１８に与
えられる起動信号、ＢＵＳＹは同じく上記第３図に示し
た浮動小数点前（至）部１８のビ・シイ信号、ＦＰはン
′７動小数点演算部１８における浮動小数点演算命令Ｅ
の実行処理タイミングをそれぞれ示している。
理方式の命令処理の流れを示す図である。図中、Ａ、Ｂ
、Ｃ，Ｄ及びＦ、Ｇはそれぞれ１マシンザイクルで終了
する命令、ＩＣは複数マンンーリ′イクル（とこでは４
マシンザイクル）をす２する浮動小数点演算に係る命令
を示している。又、５ＴＡＲＴは上記第３図に示した・
ぐイノライン制御部１９から浮動小数点演算部１８に与
えられる起動信号、ＢＵＳＹは同じく上記第３図に示し
た浮動小数点前（至）部１８のビ・シイ信号、ＦＰはン
′７動小数点演算部１８における浮動小数点演算命令Ｅ
の実行処理タイミングをそれぞれ示している。
ここで第３図及び第４図を参照して本発明の一実施例に
おける動作を説明する０先ずステージ１にて、命令先取
りバッファ１０より命令レジスタ１１へ命令語をロード
し、また金砂解読器１２により、その命令の属性を判断
する。とこで、命令先取りバッファ１０より取出された
命令が浮動小数点演算命令Ｅ 、Ｂ外の１マシンサイク
ルで終了する命令（Ａ Ｐ Ｒ、Ｃ、Ｉ） ）であると
、ステージ２において、論理アドレス作成部１３により
、命令レジスタ１１に貯えられた命令語のオペランドア
ドレス部からオペランド論理アドレスが生成され、ステ
ー、７３においてアドレス変換部１４により、物理アド
レスに変換され、ステー・ゾ４においてオにランドデー
タの取出しが行なわれ、ステージ５において基本演算部
１７による実行が開始される。このよう々ステーー、）
１乃至５を経−ご上記命令Ａ 、 Ｂ 、Ｃ。
おける動作を説明する０先ずステージ１にて、命令先取
りバッファ１０より命令レジスタ１１へ命令語をロード
し、また金砂解読器１２により、その命令の属性を判断
する。とこで、命令先取りバッファ１０より取出された
命令が浮動小数点演算命令Ｅ 、Ｂ外の１マシンサイク
ルで終了する命令（Ａ Ｐ Ｒ、Ｃ、Ｉ） ）であると
、ステージ２において、論理アドレス作成部１３により
、命令レジスタ１１に貯えられた命令語のオペランドア
ドレス部からオペランド論理アドレスが生成され、ステ
ー、７３においてアドレス変換部１４により、物理アド
レスに変換され、ステー・ゾ４においてオにランドデー
タの取出しが行なわれ、ステージ５において基本演算部
１７による実行が開始される。このよう々ステーー、）
１乃至５を経−ご上記命令Ａ 、 Ｂ 、Ｃ。
Ｄが順次／ぐイグライン処理される。又、上り己ステー
ジ１において、命令先取りバッファ１０より取出され、
命令解読器１２に付勢された命令がキｊｊ数マシンザイ
クルを要する浮動小数点演算に係る命令Ｅである際は、
命令解読器１２よｐ特定の制御信号ＣＡが出力され、こ
の制御信号ＣＡが・ぐイノライン４１制御部１９に送ら
れる。ノぐイノライン制御部１９は命令解読器１２より
制御信号ＣＡを受けると、浮動小数点演算部１８のＢＵ
ＳＹ侶号が０”（非動作状態）であるか”１″（動作中
）であるかを判断して、ＢＵＳＹ−ＩＩ ＯＩＩであれ
ば直ちに起動信号５ＴＡＲＴを浮動小数点演算部１８に
送り、浮動小数点演算部１８に起動をかける。この際、
ステージ１において、取出されノζ品令語により浮動小
数点レジスタＣＦＰＲ）番号が指定されていることから
、浮動小数点前３コ（部１８は指定されたレジスタ（Ｆ
ＰＲ）からデータを取出し１、演算処理に入る。この命
令Ｅがステー・ゾ５に到達した段階で既にその命令ＩＣ
の演算処理が終了し、ＢＵＳＹ悄号が°゛０”とな・・
ていれば、上記命令Ｅに続く命令Ｆ、Ｇがパイプライン
処理を中断することなく順次上記各ステージを経て実行
処理さね、命令Ｅ以降の各命令Ｆ ｔ Ｇ ｖ・・・に
対してもノｅイノライン処理が待たされることなく継続
される。又、上記命令Ｅがステージ５に到達した段階で
その命令Ｅの演算処理がなおも継続しており１３ＵＳＹ
（名号が１”となっていれば、次の命令Ｆの実行は待
たされる。勿論この際、命令Ｆ以降の各都令は順次上記
パイプラインステー・り１〜４に進行１７ている。
ジ１において、命令先取りバッファ１０より取出され、
命令解読器１２に付勢された命令がキｊｊ数マシンザイ
クルを要する浮動小数点演算に係る命令Ｅである際は、
命令解読器１２よｐ特定の制御信号ＣＡが出力され、こ
の制御信号ＣＡが・ぐイノライン４１制御部１９に送ら
れる。ノぐイノライン制御部１９は命令解読器１２より
制御信号ＣＡを受けると、浮動小数点演算部１８のＢＵ
ＳＹ侶号が０”（非動作状態）であるか”１″（動作中
）であるかを判断して、ＢＵＳＹ−ＩＩ ＯＩＩであれ
ば直ちに起動信号５ＴＡＲＴを浮動小数点演算部１８に
送り、浮動小数点演算部１８に起動をかける。この際、
ステージ１において、取出されノζ品令語により浮動小
数点レジスタＣＦＰＲ）番号が指定されていることから
、浮動小数点前３コ（部１８は指定されたレジスタ（Ｆ
ＰＲ）からデータを取出し１、演算処理に入る。この命
令Ｅがステー・ゾ５に到達した段階で既にその命令ＩＣ
の演算処理が終了し、ＢＵＳＹ悄号が°゛０”とな・・
ていれば、上記命令Ｅに続く命令Ｆ、Ｇがパイプライン
処理を中断することなく順次上記各ステージを経て実行
処理さね、命令Ｅ以降の各命令Ｆ ｔ Ｇ ｖ・・・に
対してもノｅイノライン処理が待たされることなく継続
される。又、上記命令Ｅがステージ５に到達した段階で
その命令Ｅの演算処理がなおも継続しており１３ＵＳＹ
（名号が１”となっていれば、次の命令Ｆの実行は待
たされる。勿論この際、命令Ｆ以降の各都令は順次上記
パイプラインステー・り１〜４に進行１７ている。
このように、命令フェッチ段階において、命令解読器１
２で浮動小数点演算に係る命令Ｅが゛解読された際は、
浮動小数点演算部１８が動作中でないことを確認して直
ちに浮動小数点演算部１８に起動をかけ、基本演算部１
７の動作ど浮動小数点演算部１８の動作とを並行に行な
わせることにより、）ぐイノブレーキを回避して、をイ
ゾライン処理を効率よく遂行することができる。
２で浮動小数点演算に係る命令Ｅが゛解読された際は、
浮動小数点演算部１８が動作中でないことを確認して直
ちに浮動小数点演算部１８に起動をかけ、基本演算部１
７の動作ど浮動小数点演算部１８の動作とを並行に行な
わせることにより、）ぐイノブレーキを回避して、をイ
ゾライン処理を効率よく遂行することができる。
尚、上記した実〃（４例においては、パイフ０ラインス
テージを５段とし、命令フェッチ時におい“Ｃ１取出さ
れた命令を解読し７浮動小数点演算命令である際に、浮
動小数点演算部１８が動作中でないことを確認して、直
ちに浮動小数点演算部１８に起動をかける＋ＩＮ成とし
ているが、パイシライン制御−・ゾの段数は」二記実施
例以外であってもよく、又、浮動小数点演算部令Ｅの検
出を命令フェッチ段階以外の初期のステージにて固イ〕
の検出手段により検出する構成としてもよい。
テージを５段とし、命令フェッチ時におい“Ｃ１取出さ
れた命令を解読し７浮動小数点演算命令である際に、浮
動小数点演算部１８が動作中でないことを確認して、直
ちに浮動小数点演算部１８に起動をかける＋ＩＮ成とし
ているが、パイシライン制御−・ゾの段数は」二記実施
例以外であってもよく、又、浮動小数点演算部令Ｅの検
出を命令フェッチ段階以外の初期のステージにて固イ〕
の検出手段により検出する構成としてもよい。
以−１−詳記したように本発明によれば、パイシライン
制御による命令先行制御方式を採る処理装置において、
複数マシンサイクルを要する浮動小数点演算命令の実行
処理時においても・ぐイブライン処理が損われることの
ない演算制御方式が提供できる。
制御による命令先行制御方式を採る処理装置において、
複数マシンサイクルを要する浮動小数点演算命令の実行
処理時においても・ぐイブライン処理が損われることの
ない演算制御方式が提供できる。
第１図は浮動小数点演算部と基本演算部とをイ５してな
る演算機構の構成を示すブロック図、第２図は従来の・
セイノライン処理方式における命令処理の流れを示す図
、第３図は本発明の一実施例における構成を示すブロッ
ク図、第４図は一、ヒ記実施例における命令処理の流ｆ
＋を示ず図である。 １０・・・命令先取りバッファ（Ｉ −ＢＵＦ ）、１
１・・・命令レジスタ（ＩＲ）、１．？・・・命令解読
器、１３・・・論理アドレス作成部、１４・・・アドレ
ス変換部、１５・・・キャッシュメモリ、１６・・・主
メモリ、１７・・・基本演算部、１８・・・浮動小数点
前Ω部、１９・・・パイグライン１ｌｉｌＪ御部。
る演算機構の構成を示すブロック図、第２図は従来の・
セイノライン処理方式における命令処理の流れを示す図
、第３図は本発明の一実施例における構成を示すブロッ
ク図、第４図は一、ヒ記実施例における命令処理の流ｆ
＋を示ず図である。 １０・・・命令先取りバッファ（Ｉ −ＢＵＦ ）、１
１・・・命令レジスタ（ＩＲ）、１．？・・・命令解読
器、１３・・・論理アドレス作成部、１４・・・アドレ
ス変換部、１５・・・キャッシュメモリ、１６・・・主
メモリ、１７・・・基本演算部、１８・・・浮動小数点
前Ω部、１９・・・パイグライン１ｌｉｌＪ御部。
Claims (1)
- パイブライン制御による命令先行制御方式を採る処理装
置において、汎用レジスタを含む基本演灼部、及びこの
基本演算部とは独立して設けられた浮動小数点し・ゾス
タを含む浮動小数点演算部と、命令取出し段階において
当該命令を解読し、浮動小数点演算命令である際に特定
の制御信号を出力する命令解読部と、この命令解読部よ
り出力される前記制御信号と前記浮動小数点演算部が動
作状態にないことを示す制御倍旧とを受けて前記浮動小
数点演算部に起動をかける制御部とを具備し、命令取出
し段階で浮動小数点演算命令が取出された際に、前記基
本演３１部の演算処理と並行して前記浮動小数点演算部
の演ｔ−９−処理を実行せしめることを特徴とした演算
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153414A JPS5943440A (ja) | 1982-09-03 | 1982-09-03 | 演算制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153414A JPS5943440A (ja) | 1982-09-03 | 1982-09-03 | 演算制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5943440A true JPS5943440A (ja) | 1984-03-10 |
Family
ID=15561966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57153414A Pending JPS5943440A (ja) | 1982-09-03 | 1982-09-03 | 演算制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943440A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105925A (ja) * | 1985-11-01 | 1987-05-16 | Natl Inst For Res In Inorg Mater | ホ−ランダイト型カリウムチタンブロンズの製造法 |
| JPH0210427A (ja) * | 1988-02-29 | 1990-01-16 | Mips Computer Syst Inc | 精密浮動小数点例外用の方法及び装置 |
| WO1995016952A1 (en) * | 1993-12-15 | 1995-06-22 | Silicon Graphics Inc. | Superscalar microprocessor instruction pipeline including instruction dispatch and release control |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199427A (ja) * | 1975-02-27 | 1976-09-02 | Hitachi Ltd | |
| JPS5729153A (en) * | 1980-07-29 | 1982-02-17 | Fujitsu Ltd | Control system for instruction processing order |
-
1982
- 1982-09-03 JP JP57153414A patent/JPS5943440A/ja active Pending
Patent Citations (2)
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