JPS594339A - クロツク断検出回路 - Google Patents
クロツク断検出回路Info
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- JPS594339A JPS594339A JP57112872A JP11287282A JPS594339A JP S594339 A JPS594339 A JP S594339A JP 57112872 A JP57112872 A JP 57112872A JP 11287282 A JP11287282 A JP 11287282A JP S594339 A JPS594339 A JP S594339A
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- clock
- output
- circuit
- detection circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、入力クロックの断を挽出するクロック■「検
出回路に係シ、時に瞬時に該入力クロック断を検出でき
るようにしたクロック断検出回路に関する。
出回路に係シ、時に瞬時に該入力クロック断を検出でき
るようにしたクロック断検出回路に関する。
（ｂ） 技術の背景
一般に通信の分野にδ・いては、現用回１１−と予備回
線を設けて、現用回線が障害等により通信を行うことが
できなくなった場合に、現用回線から予備回線に切替え
て通イハを継続する方法が用いられている。この際、現
用回線における障害を検出する手段が必要であるが、こ
のような手段の一手段として、現用回線より人力するク
ロックを監視して、このクロックの１１＞’ｒを検出す
ることによシ、現用回１輝の障害を演出する方法がある
。
線を設けて、現用回線が障害等により通信を行うことが
できなくなった場合に、現用回線から予備回線に切替え
て通イハを継続する方法が用いられている。この際、現
用回線における障害を検出する手段が必要であるが、こ
のような手段の一手段として、現用回線より人力するク
ロックを監視して、このクロックの１１＞’ｒを検出す
ることによシ、現用回１輝の障害を演出する方法がある
。
すなわち、第４図を用いて説明すると、現用回Ｄｉ Ｎ
より入力するクロックをクロックｌ、ｉ［検出回路１に
よシ監視して、該クロック断検出回路１で現用回線Ｎか
らのクロックの断を検出したとき、スイッチ２を制御し
て、現用回線Ｎから予備回線Ｅに切替える。よって出力
端子ＯＵＴからは継続してクロックが出力されることに
なる。
より入力するクロックをクロックｌ、ｉ［検出回路１に
よシ監視して、該クロック断検出回路１で現用回線Ｎか
らのクロックの断を検出したとき、スイッチ２を制御し
て、現用回線Ｎから予備回線Ｅに切替える。よって出力
端子ＯＵＴからは継続してクロックが出力されることに
なる。
このようなりロックの断を検出するクロック断検出回路
としてはクロックの断を瞬時に検出できるものが要求さ
れる。その理由は、現用回線Ｎからのクロックが断とな
った時点から、クロック断検出回路１でクロックの断が
検出されるまでの間に現用回線Ｎが選択されているため
に、出力端子ＯＵＴからは何も出力されない状態となる
ためである。
としてはクロックの断を瞬時に検出できるものが要求さ
れる。その理由は、現用回線Ｎからのクロックが断とな
った時点から、クロック断検出回路１でクロックの断が
検出されるまでの間に現用回線Ｎが選択されているため
に、出力端子ＯＵＴからは何も出力されない状態となる
ためである。
（ｅ） 従来技術と問題点
かかるクロック断検出回路の従来例を第２図乃至第５図
を用いて説明する。
を用いて説明する。
第２図は従来のクロック断検出回路の一構成例を示す図
である。図においで、（−１＊ Ｃ２はコンデンサ、Ｉ
）Ｉ 、 ＤＩはダイオード、Ｒ１は抵抗、３は演舞−
増幅器、Ａは入力端子、Ｂは出力端子である。
である。図においで、（−１＊ Ｃ２はコンデンサ、Ｉ
）Ｉ 、 ＤＩはダイオード、Ｒ１は抵抗、３は演舞−
増幅器、Ａは入力端子、Ｂは出力端子である。
第３図は第２図の動作説明図である。同図（ａ）は入力
端子Ａよｐ入力するクロックｖ （ｂ）はＤ点の電圧レ
ベル、（Ｃ）は出力端子Ｂよシ出力されるクロック断検
出波形である。
端子Ａよｐ入力するクロックｖ （ｂ）はＤ点の電圧レ
ベル、（Ｃ）は出力端子Ｂよシ出力されるクロック断検
出波形である。
第４図は、従来のクロック断検出回路の他の実施例構成
図である。図において、４は単安定マルチバイブレータ
、Ｒ，は抵抗、Ｃ３はコンデンサ、Ｄ８はダイオードで
ある。
図である。図において、４は単安定マルチバイブレータ
、Ｒ，は抵抗、Ｃ３はコンデンサ、Ｄ８はダイオードで
ある。
第５図は第４図の動作説明図である。同図（ａ）は入力
端子Ａより人力するクロック、（ｂ）は出力端子Ｂより
出力されるクロックｌｌ、ｌＦ検出波形で６しる。
端子Ａより人力するクロック、（ｂ）は出力端子Ｂより
出力されるクロックｌｌ、ｌＦ検出波形で６しる。
まず、第２図に示すクロック断検出回路について説明す
る。かかるクロツク１４ｆｒ検出回路は、第３図に示す
ようにクロックの高レベルの時、コンデンサＣ２に電荷
を蓄積し、低レベルの時、コンデンサＣ２が抵抗ｌｔｌ
とコンデンサＣ７の時定数で放電する。このような動作
によって得られるＤ点の・電位は、演算３６幅器３に入
力され、粘準レベルＶｒｅｆと比較される。このときＤ
点の電位が基準レベルＶｒｅｆより低くなったとき、出
力端子Ｂの出力は低レベルとなる。ずなわら、第３図の
Ｘ点においてクロックが断になったとすると、コンデン
サＣ２はこの時点よシコンデンサＣ２と抵抗Ｒ１の時定
数で放電を続けるため、第４図（ｂ）に示すようにＤ点
のレベルは低くなシ続け、基準レベルＶｒｅｆよシ低く
なった時点Ｙより出力が低レベルとなる。
る。かかるクロツク１４ｆｒ検出回路は、第３図に示す
ようにクロックの高レベルの時、コンデンサＣ２に電荷
を蓄積し、低レベルの時、コンデンサＣ２が抵抗ｌｔｌ
とコンデンサＣ７の時定数で放電する。このような動作
によって得られるＤ点の・電位は、演算３６幅器３に入
力され、粘準レベルＶｒｅｆと比較される。このときＤ
点の電位が基準レベルＶｒｅｆより低くなったとき、出
力端子Ｂの出力は低レベルとなる。ずなわら、第３図の
Ｘ点においてクロックが断になったとすると、コンデン
サＣ２はこの時点よシコンデンサＣ２と抵抗Ｒ１の時定
数で放電を続けるため、第４図（ｂ）に示すようにＤ点
のレベルは低くなシ続け、基準レベルＶｒｅｆよシ低く
なった時点Ｙより出力が低レベルとなる。
しかしながら、かかる第２図に示すクロック断検出回路
は、コンデンサＣ２の充電時間を短かくするために抵抗
Ｒ１の直を余り小さくできなかった。このため、この回
路におけるコンデンサＣ７と偽抗Ｒ０の時定数を小さく
することができないため、クロックの断を検出する時点
が、クロックの１Ａ）ｒ時よりＴ１だけ遅延を生じると
いう欠点を有していた。このため第１図に示すクロック
断検出回路は高速に動作を行わせることができなかった
。
は、コンデンサＣ２の充電時間を短かくするために抵抗
Ｒ１の直を余り小さくできなかった。このため、この回
路におけるコンデンサＣ７と偽抗Ｒ０の時定数を小さく
することができないため、クロックの断を検出する時点
が、クロックの１Ａ）ｒ時よりＴ１だけ遅延を生じると
いう欠点を有していた。このため第１図に示すクロック
断検出回路は高速に動作を行わせることができなかった
。
また、第４図に示す如き単室Ｗマルチバイブレークを用
いたクロック断検出回路もあるが、この回路は入力クロ
ックの立上シでトリがされ、立上シが来るたびに何度も
丙トリがされるが、クロックが断になるとトリがされな
くなるので、クロックが断となる前のクロックＧの立上
り時点からコンデンサＣ８と抵抗Ｒ１の時定数で犬まる
時間後クロックの断が検出される。しかしながら、かか
る第４図に示すクロツク１４ｒ検出回路も、第２図に示
すクロックルミ検出回路と同様にクロックの断を検出す
る猷の恢出時間は、コンデンサＣ３と抵抗Ｒ７の時定数
で決定されるため、高速に動作させることができな力）
つんという欠点を有していた。
いたクロック断検出回路もあるが、この回路は入力クロ
ックの立上シでトリがされ、立上シが来るたびに何度も
丙トリがされるが、クロックが断になるとトリがされな
くなるので、クロックが断となる前のクロックＧの立上
り時点からコンデンサＣ８と抵抗Ｒ１の時定数で犬まる
時間後クロックの断が検出される。しかしながら、かか
る第４図に示すクロツク１４ｒ検出回路も、第２図に示
すクロックルミ検出回路と同様にクロックの断を検出す
る猷の恢出時間は、コンデンサＣ３と抵抗Ｒ７の時定数
で決定されるため、高速に動作させることができな力）
つんという欠点を有していた。
以上説明したように、従来のクロツク１４ｆｒ検出回路
ではクロックの断を瞬時に検出することができないもの
であった。よって、かかる従来のクロック断検出回路を
第１図に示すシステムに遍用した場合、現用回線からの
クロックが断となりた時点からクロック断検出回１洛で
クロックの断が（火山されるまでの間は、出力端子から
何も出力されない状態となってしまう。
ではクロックの断を瞬時に検出することができないもの
であった。よって、かかる従来のクロック断検出回路を
第１図に示すシステムに遍用した場合、現用回線からの
クロックが断となりた時点からクロック断検出回１洛で
クロックの断が（火山されるまでの間は、出力端子から
何も出力されない状態となってしまう。
（ｄ） 発明の目的
本発明は、かかる従来のクロック断検出回路の欠点を除
去する如く、瞬時にクロックの１析を検出できるクロッ
ク断検出回路を提供することを目的とするものである。
去する如く、瞬時にクロックの１析を検出できるクロッ
ク断検出回路を提供することを目的とするものである。
（ｅ） 発明の構成
本発明はかかる目的を達成するために、人力クロックの
立上シを検出する立上り検出手段、該入力クロックの兄
下シを検出する立下９検出手段、該立上り検出手段の出
力より該入力クロックの立上シを監視し、該立上り検出
手段の出力が所定期間以上なくなった場合に所定レベル
を出力する立上シ比較手段、該立下シ検用手段の出力よ
、！７該入カクロノクの立下りを監視し、該立下シ検出
手段の出力が所定期間以上なくなった場合に所定レベル
を出力する立下シ比較手段を設け、該立上シ比較手段の
出力並びに立下り検出手段の出力より該入力クロックの
断を検出することを特徴とするものである。
立上シを検出する立上り検出手段、該入力クロックの兄
下シを検出する立下９検出手段、該立上り検出手段の出
力より該入力クロックの立上シを監視し、該立上り検出
手段の出力が所定期間以上なくなった場合に所定レベル
を出力する立上シ比較手段、該立下シ検用手段の出力よ
、！７該入カクロノクの立下りを監視し、該立下シ検出
手段の出力が所定期間以上なくなった場合に所定レベル
を出力する立下シ比較手段を設け、該立上シ比較手段の
出力並びに立下り検出手段の出力より該入力クロックの
断を検出することを特徴とするものである。
＜ｆ） 発明の実施例
以下、第６図並びに第７図を用いて、本発明のクロック
断検出回路の一実施例を詳説する。
断検出回路の一実施例を詳説する。
第６図は、本発明のクロンク踵丁ｈｉ出回路の一構成例
を示す図である。図において、５は立下勺検出回路、６
は立上り検出回路、７は立下シ比較回路、８は立上シ比
較回路、工ＮＶｌ乃至ＩＮＶ４はインバータ、ＦＦ１乃
至ＦＦ４はフリップフロップ、ＡＮＤｌ乃至ＡＮＤ３は
調理積ゲート、ＤＩ、１及びＤＩ２は遅延回路である。
を示す図である。図において、５は立下勺検出回路、６
は立上り検出回路、７は立下シ比較回路、８は立上シ比
較回路、工ＮＶｌ乃至ＩＮＶ４はインバータ、ＦＦ１乃
至ＦＦ４はフリップフロップ、ＡＮＤｌ乃至ＡＮＤ３は
調理積ゲート、ＤＩ、１及びＤＩ２は遅延回路である。
尚、入力端子Ａ、入力端子Ｃ２入力端子Ｂはそれぞれ比
１図のＡ、 Ｃ。
１図のＡ、 Ｃ。
Ｂに対応する。
第７図は第６図の動作説明図である。同図（ａ）は入力
端子Ａから人力するクロック波形、（ｂ）ハ入力端子Ｃ
から人力するクロック波形、（Ｃ）乃至（ｎ）はそれぞ
れ第６図のａ点乃εを点における波形、（０）は出力端
子Ｂでの波形である。
端子Ａから人力するクロック波形、（ｂ）ハ入力端子Ｃ
から人力するクロック波形、（Ｃ）乃至（ｎ）はそれぞ
れ第６図のａ点乃εを点における波形、（０）は出力端
子Ｂでの波形である。
かかる第６図に示す回路において、端子ｚ１並びに端子
Ｚ１には常時高レベルの信号が入力されている。また、
入力端子Ａ、入力端子Ｃに入力するクロックは、位相の
ずれた同一の周波数のクロックが入力する。
Ｚ１には常時高レベルの信号が入力されている。また、
入力端子Ａ、入力端子Ｃに入力するクロックは、位相の
ずれた同一の周波数のクロックが入力する。
入力端子Ａから入力する第７図（ａ）に示すクロックは
、第７図（ｃ）に示すようにインバータエＮＶＩによシ
反転させられ、ノリツブフロップＦＦＩのクロックとし
て入力される。また、この第７１１（ａ）に示すクロッ
クはフリップフロップＦ ｌｌｉ” ２のクロックとし
てクロック端子ＣＬ Ｋに入力される。
、第７図（ｃ）に示すようにインバータエＮＶＩによシ
反転させられ、ノリツブフロップＦＦＩのクロックとし
て入力される。また、この第７１１（ａ）に示すクロッ
クはフリップフロップＦ ｌｌｉ” ２のクロックとし
てクロック端子ＣＬ Ｋに入力される。
また、入力端子Ｃから入力する第７図（ｂ）に示すクロ
ックは、遅延回路ＤＬ２に入力し、この遅延回路ＤＬ２
から第７図（Ｊ）に示すように時間Ｄｂだけ遅れたクロ
ックとして出力される。この遅延回路ＤＬ２の出力はイ
ンバータＩＮＶ３で反転されて第７図（ロ）に示すクロ
ックとして論理積ゲー）ＡＮＤ２に入力される。論理積
ゲートＡＮＤ２では、該インバータＩＮＶ３の出力と入
力端子Ｃから入力するクロックとの論理積をとって第７
図（４に示すクロックをソリツブフロップＦＦ２のリセ
ットパルスとしてフリップフロップＦＦ２のリセット端
子Ｒに入力させる。よって、ソリツブフロップＦＦ２の
Ｑ出力は第７図（Ｃ）に示すパルスとなる。
ックは、遅延回路ＤＬ２に入力し、この遅延回路ＤＬ２
から第７図（Ｊ）に示すように時間Ｄｂだけ遅れたクロ
ックとして出力される。この遅延回路ＤＬ２の出力はイ
ンバータＩＮＶ３で反転されて第７図（ロ）に示すクロ
ックとして論理積ゲー）ＡＮＤ２に入力される。論理積
ゲートＡＮＤ２では、該インバータＩＮＶ３の出力と入
力端子Ｃから入力するクロックとの論理積をとって第７
図（４に示すクロックをソリツブフロップＦＦ２のリセ
ットパルスとしてフリップフロップＦＦ２のリセット端
子Ｒに入力させる。よって、ソリツブフロップＦＦ２の
Ｑ出力は第７図（Ｃ）に示すパルスとなる。
さらに、入力端子Ｃから入力する第７図（ｂ）に示すク
ロックは、フリップフロップＦＦ４のクロックとしてフ
リップフロップＦＦ’４のＣＬＫ端子に入力する。よっ
て、フリップフロップ）ｉ’ Ｆ ４はＤ端子に入力す
る第７図（ｅ）に示すクロックをＣＬＫ端子に入力する
第７図（ｂ）のクロックで打ち抜く。
ロックは、フリップフロップＦＦ４のクロックとしてフ
リップフロップＦＦ’４のＣＬＫ端子に入力する。よっ
て、フリップフロップ）ｉ’ Ｆ ４はＤ端子に入力す
る第７図（ｅ）に示すクロックをＣＬＫ端子に入力する
第７図（ｂ）のクロックで打ち抜く。
よって、フリップフロップＦ Ｆ” ４のＱ出力は第７
図（４に示す如き波形となる。
図（４に示す如き波形となる。
また、入力端子Ｃから入力する第７図（ｂ）に示すクロ
ックはインバータＩＮＶ４で反転され、第７図（ｆ）に
示すクロック波形で＠理和ゲートＡＮＤ１゜遅延回路Ｄ
Ｌ１．クリップフロップＦＦ３のＣＬＫ端子に入力され
る。遅延回路ＩＪＬＩでＱ」１、該Ｍ↓７図（ｆ）に示
すクロックを第７図（ｇ）に示すように時間Ｄａだけ遅
延さ姓てインバータＩＮＶ２に出力する。
ックはインバータＩＮＶ４で反転され、第７図（ｆ）に
示すクロック波形で＠理和ゲートＡＮＤ１゜遅延回路Ｄ
Ｌ１．クリップフロップＦＦ３のＣＬＫ端子に入力され
る。遅延回路ＩＪＬＩでＱ」１、該Ｍ↓７図（ｆ）に示
すクロックを第７図（ｇ）に示すように時間Ｄａだけ遅
延さ姓てインバータＩＮＶ２に出力する。
インバータＩＮＶ２では該第７図（ｇ）に示すクロック
を第７７（ｈ）に示すクロックとして論理オロゲー）Ａ
ＮＤＩに出力する。−理和ゲー）ＡＮＤＩでは、該イン
バータｌｌｆｆ２のＷ力と該インバータＩＮＶ４の出力
との論理１口をとって、第７図（ｉ）に示ｊクロックを
フリップフロップＦＦ１のリセットパルスとしてフリッ
プフロップｌ”Ｆｌのリセット端子ｌ（に入力させる。
を第７７（ｈ）に示すクロックとして論理オロゲー）Ａ
ＮＤＩに出力する。−理和ゲー）ＡＮＤＩでは、該イン
バータｌｌｆｆ２のＷ力と該インバータＩＮＶ４の出力
との論理１口をとって、第７図（ｉ）に示ｊクロックを
フリップフロップＦＦ１のリセットパルスとしてフリッ
プフロップｌ”Ｆｌのリセット端子ｌ（に入力させる。
よって、フリップフロップＦＦ１のＱ出力は第７図（ｄ
）に示すパルスとなる。
）に示すパルスとなる。
さしに、インバータＩＮＶ４の出力、すなわち第７図（
ｆ）に示すクロックは、ソリツブフロップＦＦ３のクロ
ックとしてフリップフロップＦＦ３のＣＬＫ端子に入力
する。よって、フリップフロップ１！’Ｆ３はＤ端子に
入力する第７図（ｄ）に示すクロッりｅ、ｃＬＫ端子に
入力する第７図（ｆ）のクロックで＋Ｊち抜く。よって
、フリップフロップＦＦ３のＱ出力は第７図（ホ）に示
す如き波形となる。
ｆ）に示すクロックは、ソリツブフロップＦＦ３のクロ
ックとしてフリップフロップＦＦ３のＣＬＫ端子に入力
する。よって、フリップフロップ１！’Ｆ３はＤ端子に
入力する第７図（ｄ）に示すクロッりｅ、ｃＬＫ端子に
入力する第７図（ｆ）のクロックで＋Ｊち抜く。よって
、フリップフロップＦＦ３のＱ出力は第７図（ホ）に示
す如き波形となる。
従って、上述のノリツブフロップＦＦ３の１力並びにノ
リツブフロップＦＦ４のＱ出力は論理和グー）ＡＮＤ３
に入力し、該論理和グー）ＡＮＤ３で論理和がとられる
。よって、出力端子Ｂがらは第７図（０）に示す如きク
ロック断検出出力波形が出力される。
リツブフロップＦＦ４のＱ出力は論理和グー）ＡＮＤ３
に入力し、該論理和グー）ＡＮＤ３で論理和がとられる
。よって、出力端子Ｂがらは第７図（０）に示す如きク
ロック断検出出力波形が出力される。
すなわち１．・−発明のクロック１険出回路では、立下
力検出回路５で入力端子Ａから入力するクロックの立下
９を検出した後、立下り比較回路７で該立下９検出回路
５の出力の有無を監視し、該立下シ検出回路５の出力が
なくなったとき、出力を低レベルにし、また、立上シ検
出回路６で入力端子Ａから入力するクロックの立上りを
検出した後、立上シ比較回路８で該立上り検出回路６の
出力の有無を監視し、該立上シ検出回路６の出力がなく
なった時出力を低レベルにする。よって、該立下シ検出
回路５並びに該立上夛検出回路６の出力の論理和を論理
、１■グー）ＡＮＤ３でとられ、入力端子Ａから入力す
るクロックのＩＵｉが検出される。
力検出回路５で入力端子Ａから入力するクロックの立下
９を検出した後、立下り比較回路７で該立下９検出回路
５の出力の有無を監視し、該立下シ検出回路５の出力が
なくなったとき、出力を低レベルにし、また、立上シ検
出回路６で入力端子Ａから入力するクロックの立上りを
検出した後、立上シ比較回路８で該立上り検出回路６の
出力の有無を監視し、該立上シ検出回路６の出力がなく
なった時出力を低レベルにする。よって、該立下シ検出
回路５並びに該立上夛検出回路６の出力の論理和を論理
、１■グー）ＡＮＤ３でとられ、入力端子Ａから入力す
るクロックのＩＵｉが検出される。
このように、本発明においては、入力クロックの立上り
並びに立下シを検出、監視することによって入力クロッ
クの断を検出しているが、これは該入力クロックが化、
レベルに固冗した場合を検出するだけでなく、高レベル
に固定された場合も検出できるのを想定しているためで
ある。
並びに立下シを検出、監視することによって入力クロッ
クの断を検出しているが、これは該入力クロックが化、
レベルに固冗した場合を検出するだけでなく、高レベル
に固定された場合も検出できるのを想定しているためで
ある。
尚、ここでは立下！ｌｌ検出回路５．立上り検出回路６
．立下り比較回路７．立上り比較回路８として、第６図
に示す構成のものを用いて流量したが、上述の動作と同
様の動作を行うものであれｒ、Ｉ 、上記目的は達成で
きるものである。
．立下り比較回路７．立上り比較回路８として、第６図
に示す構成のものを用いて流量したが、上述の動作と同
様の動作を行うものであれｒ、Ｉ 、上記目的は達成で
きるものである。
（ｇ） 発明の効果
以上、詳細に説明した如く本発明のクロック断検出回路
によれば、第６図の入力端子Ｃがら入力する基準波によ
り、入力クロックの一周期中の立上９並びに立下υを検
出、監視して入力クロックの１ノ１を検出しているため
、最小時間で検出でさるという効果を得ることができる
。し／とか−）て、第１図に示すような現用回線から予
備回線に切替える方式に適用した場合、現用回線から予
備回線に切替えるのを無瞬断で行うことができる。
によれば、第６図の入力端子Ｃがら入力する基準波によ
り、入力クロックの一周期中の立上９並びに立下υを検
出、監視して入力クロックの１ノ１を検出しているため
、最小時間で検出でさるという効果を得ることができる
。し／とか−）て、第１図に示すような現用回線から予
備回線に切替える方式に適用した場合、現用回線から予
備回線に切替えるのを無瞬断で行うことができる。
第１図は現用・予備切替え機能をＭする力ｎ倍力式を示
す図、第２図は従来のりＣ１，、ｌり１１．ｌ「検出回
路の一＋１４成例を示す図、第３図は第２図の動作説明
図、第４図は従来のクロック断検出回路の他の実施例構
成図、第５図は第４図の動作説明図、第６図は本発明の
クロック断ｉ矢出回路の一構成例を示す図、第７図は第
６図の動作説明図である。 図中、ｌｉｄクロック断検出回路、２は切替回路、３は
演算増幅器、４は単安定マルチパイプレーク、５は立下
り検出回路、６は立−Ｅり検出回路、７は立下り比較回
路、８は立上υ比較回路である。 第 １ 回 第 ２ 口 第４回 × 凸 （ 諺 ６ 口 （ｄ）Ａ、＊、 薯ｍ 第７図
す図、第２図は従来のりＣ１，、ｌり１１．ｌ「検出回
路の一＋１４成例を示す図、第３図は第２図の動作説明
図、第４図は従来のクロック断検出回路の他の実施例構
成図、第５図は第４図の動作説明図、第６図は本発明の
クロック断ｉ矢出回路の一構成例を示す図、第７図は第
６図の動作説明図である。 図中、ｌｉｄクロック断検出回路、２は切替回路、３は
演算増幅器、４は単安定マルチパイプレーク、５は立下
り検出回路、６は立−Ｅり検出回路、７は立下り比較回
路、８は立上υ比較回路である。 第 １ 回 第 ２ 口 第４回 × 凸 （ 諺 ６ 口 （ｄ）Ａ、＊、 薯ｍ 第７図
Claims (1)
- 入力クロックの立上を検出する立上り検出手段、該入力
クロックの立下シを検出する立下り検出手段、該立上シ
検出手段の出力よシ該入カクロックの立上りを監視し、
該立上り検出手段の出力が所定期間以上なくなった場合
に所定レベルを出力する立上シ比絞手段、該立下９検出
手段の出力より該入力クロックの立下りを監視し、該立
下９検出手段の出力が所定期間以上なくなった場合に所
にレベルを出力する立下り比較手段を設け、該立上り比
較手段の出力並びに該立下９比較手段の出力より該入力
クロックの断を検出することを特徴とするクロック断検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112872A JPS594339A (ja) | 1982-06-30 | 1982-06-30 | クロツク断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112872A JPS594339A (ja) | 1982-06-30 | 1982-06-30 | クロツク断検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594339A true JPS594339A (ja) | 1984-01-11 |
| JPH0141055B2 JPH0141055B2 (ja) | 1989-09-01 |
Family
ID=14597633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112872A Granted JPS594339A (ja) | 1982-06-30 | 1982-06-30 | クロツク断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594339A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161054A (ja) * | 1985-01-09 | 1986-07-21 | Nec Corp | 受信信号断検出回路 |
| JP2001330488A (ja) * | 2000-05-19 | 2001-11-30 | Matsushita Electric Ind Co Ltd | ガスメータ制御装置 |
-
1982
- 1982-06-30 JP JP57112872A patent/JPS594339A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161054A (ja) * | 1985-01-09 | 1986-07-21 | Nec Corp | 受信信号断検出回路 |
| JP2001330488A (ja) * | 2000-05-19 | 2001-11-30 | Matsushita Electric Ind Co Ltd | ガスメータ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0141055B2 (ja) | 1989-09-01 |
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