JPS5941664Y2 - 垂直出力回路 - Google Patents
垂直出力回路Info
- Publication number
- JPS5941664Y2 JPS5941664Y2 JP13415679U JP13415679U JPS5941664Y2 JP S5941664 Y2 JPS5941664 Y2 JP S5941664Y2 JP 13415679 U JP13415679 U JP 13415679U JP 13415679 U JP13415679 U JP 13415679U JP S5941664 Y2 JPS5941664 Y2 JP S5941664Y2
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- JP
- Japan
- Prior art keywords
- output
- transistor
- circuit
- vertical
- stage
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【考案の詳細な説明】
本考案は垂直出力回路に係り、特にテレビ受像機の垂直
偏向ヨークを集積化した回路で駆動するに好適な垂直出
力回路に関する。
偏向ヨークを集積化した回路で駆動するに好適な垂直出
力回路に関する。
一般に、テレビ受像機等の垂直出力回路はシングルエン
デツドプッシュプル（ＳＥＰＰ）構成となっているが、
これを集積回路化する場合、トランジスタのｈｆｅを高
くとれないため、５ＥＰＰ出力はダーリントン接続とす
る必要がある。
デツドプッシュプル（ＳＥＰＰ）構成となっているが、
これを集積回路化する場合、トランジスタのｈｆｅを高
くとれないため、５ＥＰＰ出力はダーリントン接続とす
る必要がある。
ところが、帰線パルスの立上り、立下りに於いて、５Ｅ
ＰＰ出力上段のトランジスタと下段のトランジスタとに
位相遅れを生じると、上下段の出力トランジスタが同時
に導通することになり、トランジスタの破壊や電力損失
の増加という問題点を生じることがあった。
ＰＰ出力上段のトランジスタと下段のトランジスタとに
位相遅れを生じると、上下段の出力トランジスタが同時
に導通することになり、トランジスタの破壊や電力損失
の増加という問題点を生じることがあった。
第１図は従来の垂直出力回路のブロック図で、同図中２
は発振器、４は前記発振器２の出力に応じて鋸歯状波を
発生するランプ信号発生器、６は演算増幅器、８は初段
増幅器、１０は５ＥＰＰ構成の上段出力トランジスタ、
１２は５ＥＰＰ構成の下段出力トランジスタ、１４は５
ＥＰＰ出力を受けて垂直帰線期間に高レベルのパルス電
圧を発生して、前記上段出力トランジスタ１０に与える
ポンプアップ回路、１６は前記ポンプアップ回路１４の
出力に基きＳＥＰＰ初段にバイアスを与えるバイアス回
路、ＤＹは垂直偏向ヨーク、ｃｏは５ＥＰＰ出力と前記
垂直偏向ヨークＤＹ間に介挿されるカップリング用のコ
ンデンサ、Ｒｐは帰還抵抗、１８は前記帰還抵抗ＲＦの
電圧と５ＥＰＰ出力を前記演算増幅器６に帰還する帰還
回路である。
は発振器、４は前記発振器２の出力に応じて鋸歯状波を
発生するランプ信号発生器、６は演算増幅器、８は初段
増幅器、１０は５ＥＰＰ構成の上段出力トランジスタ、
１２は５ＥＰＰ構成の下段出力トランジスタ、１４は５
ＥＰＰ出力を受けて垂直帰線期間に高レベルのパルス電
圧を発生して、前記上段出力トランジスタ１０に与える
ポンプアップ回路、１６は前記ポンプアップ回路１４の
出力に基きＳＥＰＰ初段にバイアスを与えるバイアス回
路、ＤＹは垂直偏向ヨーク、ｃｏは５ＥＰＰ出力と前記
垂直偏向ヨークＤＹ間に介挿されるカップリング用のコ
ンデンサ、Ｒｐは帰還抵抗、１８は前記帰還抵抗ＲＦの
電圧と５ＥＰＰ出力を前記演算増幅器６に帰還する帰還
回路である。
かかる構成は周知であるので、その詳細な動作に関する
説明は省略するが、ここで上段出力トランジスタ１０と
下段出力トランジスタ１２が同時にオンする原因を考え
るに、垂直走差期間が終了し、帰線期間に入ると、下段
トランジスタ１２がオフして、上段トランジスタ１０が
オンし始める訳であるが、トランジスタのオフタイムは
オンタイムに比較して長くなるのが一般的であり、シカ
も上段トランジスタ１０の電流は偏向電流とは逆方向の
ためほとんど下段トランジスタ１２に流れるため、上下
段トランジスタ１０．１２がＰ１時にオンして、この回
路に大電流が流れることとなる。
説明は省略するが、ここで上段出力トランジスタ１０と
下段出力トランジスタ１２が同時にオンする原因を考え
るに、垂直走差期間が終了し、帰線期間に入ると、下段
トランジスタ１２がオフして、上段トランジスタ１０が
オンし始める訳であるが、トランジスタのオフタイムは
オンタイムに比較して長くなるのが一般的であり、シカ
も上段トランジスタ１０の電流は偏向電流とは逆方向の
ためほとんど下段トランジスタ１２に流れるため、上下
段トランジスタ１０．１２がＰ１時にオンして、この回
路に大電流が流れることとなる。
この大電流は５ＥＰＰ回路を集積化した場合の信頼性の
低下につながり、電力消費の点から見でも、チップ函積
縮少の障害となっていた。
低下につながり、電力消費の点から見でも、チップ函積
縮少の障害となっていた。
従って、本考案の目的は上記従来技術の欠点をなくし、
５ＥＰＰ出力の上下段トランジスタの同時オンを無くシ
、回路の信頼性を向上すると共に集積化を容易ならしめ
た新規の垂直出力回路を提供するにある。
５ＥＰＰ出力の上下段トランジスタの同時オンを無くシ
、回路の信頼性を向上すると共に集積化を容易ならしめ
た新規の垂直出力回路を提供するにある。
以下、図面に従って本考案を更に詳細に説明する。
・第２図は本考案の一実施例に係る垂直出力回路のブロ
ック図で、同図中２０は５ＥＰＰ出力と演算増幅器６の
出力の論理和をとるオアゲート、２２はポンプアップ回
路１４とバイアス回路１６の間に介挿され、前記オアゲ
ート２０の出力によって制御されるスイッチ回路をそれ
ぞれ示すものである。
ック図で、同図中２０は５ＥＰＰ出力と演算増幅器６の
出力の論理和をとるオアゲート、２２はポンプアップ回
路１４とバイアス回路１６の間に介挿され、前記オアゲ
ート２０の出力によって制御されるスイッチ回路をそれ
ぞれ示すものである。
かかる構成に於いて、次に第３図の波形図に従ってその
動作を説明する。
動作を説明する。
第３図中、Ａは初段増幅器８の入力、Ｂは５ＥＰＰ出力
パルス、Ｃはオアゲート２０の出力である。
パルス、Ｃはオアゲート２０の出力である。
即ち、垂直偏向期間から帰線期間に入った直後に５ＥＰ
Ｐ出力パルスは初段増幅器８の負パルスの立下りよりも
遅れで立上る。
Ｐ出力パルスは初段増幅器８の負パルスの立下りよりも
遅れで立上る。
この遅延期間中に上段出力トランジスタ１０のドライブ
電流を零にすることが出来れば、上段出力トランジスタ
１０と下段出力トランジスタ１２の同時オンを防止する
ことが出来る。
電流を零にすることが出来れば、上段出力トランジスタ
１０と下段出力トランジスタ１２の同時オンを防止する
ことが出来る。
ここで、オアゲート２０には初段増幅器８０人力と、５
ＥＰＰ出力を供給し、このオアゲート２０の出力をスイ
ッチ回路２２に与えることにより、バイアス回路１６の
入力を一時遮断する。
ＥＰＰ出力を供給し、このオアゲート２０の出力をスイ
ッチ回路２２に与えることにより、バイアス回路１６の
入力を一時遮断する。
このため、上段出力トランジスタ１０のドライブ電流は
一時遮断され、上段出力トランジスタ１０から下段出力
トランジスタ１２に一時的に流れる大′電流を規制する
ことが出来るものである。
一時遮断され、上段出力トランジスタ１０から下段出力
トランジスタ１２に一時的に流れる大′電流を規制する
ことが出来るものである。
第４図は第２図の構成を具体的に実現した垂直出力回路
の回路構成図を示すもので、第２図の構成と異なる点は
オアゲート２２の入力を５ＥＰＰ出力からとる代りに、
ポンプアップ回路１４のポンプアップ検出部から得てい
ることである。
の回路構成図を示すもので、第２図の構成と異なる点は
オアゲート２２の入力を５ＥＰＰ出力からとる代りに、
ポンプアップ回路１４のポンプアップ検出部から得てい
ることである。
同図中、Ｑ４．Ｑ５は５ＥＰＰ構成の上段出力トランジ
スタ１０を構成するダーリントン接続トランジスタ、Ｑ
２．Ｑ３は５ＥＰＰ構成の下段出力トランジスタ１２を
構成するダーリントン接続トランジスタ、Ｑｌ は初段
増幅器８を構成するトランジスタ、Ｑａ 、 Ｑ７はバ
イアス回路１６を構成すべく、カレントミラー接続され
るトランジスタ、Ｓはスイッチ回路２２を構成するトラ
ンジスタ、Ｑ８＋Ｑ、。
スタ１０を構成するダーリントン接続トランジスタ、Ｑ
２．Ｑ３は５ＥＰＰ構成の下段出力トランジスタ１２を
構成するダーリントン接続トランジスタ、Ｑｌ は初段
増幅器８を構成するトランジスタ、Ｑａ 、 Ｑ７はバ
イアス回路１６を構成すべく、カレントミラー接続され
るトランジスタ、Ｓはスイッチ回路２２を構成するトラ
ンジスタ、Ｑ８＋Ｑ、。
ＱＩＯはオアゲート２０を構成するトランジスタ、２４
はポンプアップ回路１４のポンプアップ検出を行うポン
プアップ検出回路、Ｒ１はトランジスタＱ１のエミッタ
と接地間に接続される抵抗、Ｒ２はトランジスタＱ３の
ベース−エミッタ間に接続される抵抗、Ｒ３はトランジ
スタＱ５のベース−エミッタ間に接続される抵抗、Ｒ４
はトランジスタＱ６のエミッタとポンプアップ回路１４
の出力間に介挿される抵抗、Ｒ５はトランジスタＱ７の
エミッタとポンプアップ回路１４の出力間に介挿される
抵抗、Ｒ６は前記トランジスタＱ７のベース及びコレク
タの接続点とトランジスタＳのコレクタ間に介挿される
抵抗、Ｒ７は電源ＢとトランジスタＳのベース間に介挿
される抵抗、Ｒ８は演算増幅器６の出力とトランジスタ
Ｑ１のベース間に介挿される抵抗、Ｒｏは前記演算増幅
器６とトランジスタＱ８のベース間に介挿される抵抗、
Ｒｌｏは電源ＢとトランジスタＱ８．Ｑ、のコレクタ間
に接続される抵抗、Ｒｏはポンプアップ検出回路２４の
出力とトランジスタＱ、のベース間に介挿される抵抗、
Ｄｌ、Ｄ２はトランジスタＱ４のベースとトランジスタ
Ｑ２のベース間に直列接続されるダイオードである。
はポンプアップ回路１４のポンプアップ検出を行うポン
プアップ検出回路、Ｒ１はトランジスタＱ１のエミッタ
と接地間に接続される抵抗、Ｒ２はトランジスタＱ３の
ベース−エミッタ間に接続される抵抗、Ｒ３はトランジ
スタＱ５のベース−エミッタ間に接続される抵抗、Ｒ４
はトランジスタＱ６のエミッタとポンプアップ回路１４
の出力間に介挿される抵抗、Ｒ５はトランジスタＱ７の
エミッタとポンプアップ回路１４の出力間に介挿される
抵抗、Ｒ６は前記トランジスタＱ７のベース及びコレク
タの接続点とトランジスタＳのコレクタ間に介挿される
抵抗、Ｒ７は電源ＢとトランジスタＳのベース間に介挿
される抵抗、Ｒ８は演算増幅器６の出力とトランジスタ
Ｑ１のベース間に介挿される抵抗、Ｒｏは前記演算増幅
器６とトランジスタＱ８のベース間に介挿される抵抗、
Ｒｌｏは電源ＢとトランジスタＱ８．Ｑ、のコレクタ間
に接続される抵抗、Ｒｏはポンプアップ検出回路２４の
出力とトランジスタＱ、のベース間に介挿される抵抗、
Ｄｌ、Ｄ２はトランジスタＱ４のベースとトランジスタ
Ｑ２のベース間に直列接続されるダイオードである。
かかる構成に於いで、演算増幅器６の出力が立下がると
トランジスタＱ８がオフするが、この時点から５ＥＰＰ
出力が立上るまでの間は、ポンプアップ検出回路２４の
出力はまだ出ておらず、従って、トランジスタＱ、もオ
フである。
トランジスタＱ８がオフするが、この時点から５ＥＰＰ
出力が立上るまでの間は、ポンプアップ検出回路２４の
出力はまだ出ておらず、従って、トランジスタＱ、もオ
フである。
従って、トランジスタＱｓ 、Ｑ９のコレクタレベルは
ハイレベルとなり、電源Ｂから抵抗Ｒ８゜を介してトラ
ンジスタＱＩＯにベース電流が供給され、トランジスタ
Ｑ、０はオンする。
ハイレベルとなり、電源Ｂから抵抗Ｒ８゜を介してトラ
ンジスタＱＩＯにベース電流が供給され、トランジスタ
Ｑ、０はオンする。
このため、トランジスタＳのベースは接地レベルとなり
、トランジスタＳはオフする。
、トランジスタＳはオフする。
このため、トランジスタＱ７に流れるベース電流はカッ
トオフされ、トランジスタｑの電流もカットオフする。
トオフされ、トランジスタｑの電流もカットオフする。
従って、トランジスタＱ４に対するベース電流も遮断さ
れ、トランジスタＱ、のドライブ電流が遮断される。
れ、トランジスタＱ、のドライブ電流が遮断される。
このため、トランジスタＱ、からトランジスタＱ３に流
れる同時オンによる大電流を規制することが出来る。
れる同時オンによる大電流を規制することが出来る。
次に、５ＥＰＰ出力が立上り、ポンプアップ検出回路２
４の出力が立上るとトランジスタＱ、にベース電流が供
給されてトランジスタＱ、がオンするため、トランジス
タＱ１ｏのベース電流は遮断されで、トランジスタＱＩ
Ｏがオフする。
４の出力が立上るとトランジスタＱ、にベース電流が供
給されてトランジスタＱ、がオンするため、トランジス
タＱ１ｏのベース電流は遮断されで、トランジスタＱＩ
Ｏがオフする。
このためトランジスタＳのベース電位が上り、トランジ
スタＳがオンする。
スタＳがオンする。
その結果、トランジスタＱ７に電流が流れて、トランジ
スタ％にも電流が流れ始める。
スタ％にも電流が流れ始める。
従って、トランジスタＱ４にはベース電流が供給され、
トランジスタＱ５にドライブ電流が流れることとなる。
トランジスタＱ５にドライブ電流が流れることとなる。
即ち、本実施例によれば、オアゲートを追加するのみで
、上下段の出力トランジスタ１０．１２の同時オンを防
止し得るもので、特に出力段のみを集積化した場合も、
集積回路のピン数を増加させることなく、これを実現し
得るという利点を有するものである。
、上下段の出力トランジスタ１０．１２の同時オンを防
止し得るもので、特に出力段のみを集積化した場合も、
集積回路のピン数を増加させることなく、これを実現し
得るという利点を有するものである。
第５図は本考案の他の実施例に係る垂直出力回路のブロ
ック図で、同図中２８は５ＥＰＰ出力を反転するインバ
ータ、２６は発振器２の出力とインバータ２８の出力の
ナンド条件をとってこれをスイッチ回路２２に供給する
ナントゲートである。
ック図で、同図中２８は５ＥＰＰ出力を反転するインバ
ータ、２６は発振器２の出力とインバータ２８の出力の
ナンド条件をとってこれをスイッチ回路２２に供給する
ナントゲートである。
かかる構成に於いて、次に第６図の波形図に従ってその
動作を説明する。
動作を説明する。
第６図中、Ａは発振器２の出力パルス、Ｂは５ＥＰＰ出
力パルス、Ｃはナントゲート２６の出力である。
力パルス、Ｃはナントゲート２６の出力である。
即ち、垂直偏向期間から帰線期間に入った直後に５ＥＰ
Ｐ出力パルスは発振器２の出力パルスの立上りよりも遅
れで立上る。
Ｐ出力パルスは発振器２の出力パルスの立上りよりも遅
れで立上る。
この遅延期間中に上段出力トランジスタ１０のドライブ
直流を零にすることが出来れば、上段出力トランジスタ
１０と下段出力トランジスタ１２の同時オンを防止する
ことが出来る。
直流を零にすることが出来れば、上段出力トランジスタ
１０と下段出力トランジスタ１２の同時オンを防止する
ことが出来る。
ここで、ナントゲート２６には、発振器２の出力と５Ｅ
ＰＰ出力のインバータ２８による反転出力を供給し、こ
のナントゲート２６の出力をスイッチ２２に与えること
によって、バイアス回路１６の入力を一時遮断する。
ＰＰ出力のインバータ２８による反転出力を供給し、こ
のナントゲート２６の出力をスイッチ２２に与えること
によって、バイアス回路１６の入力を一時遮断する。
このため、上段出力トランジスタ１０のドライブ電流は
一時遮断され、上段出力トランジスタ１０から下段出力
トランジスタ１０に一時的に流れる大電流を規制するこ
とが出来るものである。
一時遮断され、上段出力トランジスタ１０から下段出力
トランジスタ１０に一時的に流れる大電流を規制するこ
とが出来るものである。
第７図は第５図の構成を具体的に実現した垂直出力回路
の回路構成図を示すものである。
の回路構成図を示すものである。
第７図の構成が第４図の構成と異なる点は、トランジス
タＳのベースに接続されるのが、トランジスタＱ８＋
Ｑ、 ＋ Ｑ、、から成るオアゲートではなくナントゲ
ート２６に代ったという点だけで、詳細な動作等につい
ても第５図の構成と同様である。
タＳのベースに接続されるのが、トランジスタＱ８＋
Ｑ、 ＋ Ｑ、、から成るオアゲートではなくナントゲ
ート２６に代ったという点だけで、詳細な動作等につい
ても第５図の構成と同様である。
即ち、本実、症例に於いでも、ナントゲート、インバー
タを追加するのみで、上下段出力トランジスタ１０．１
２の同時オンを防止し得るもので、集積回路の高信頼化
の上で有効である。
タを追加するのみで、上下段出力トランジスタ１０．１
２の同時オンを防止し得るもので、集積回路の高信頼化
の上で有効である。
以上述べた如く、本考案は、演算増幅器６あるいは発振
器２のパルス出力、つまり垂直出力段の前段において生
じる垂直帰線期間に対応したパルスと、出力トランジス
タ１０．１２の接続点からのパルス出力、あるいはポン
プアップ検出回路２４からのパルス出力、つまり垂直出
力段の出力側において生じる垂直帰線期間に対応したパ
ルスとを論理処理し、両パルス出力の発生の時間的ずれ
に相当する期間に部側パルスを発生させ、この制御パル
スでスイッチング回路をコントロールするようにしたも
のである。
器２のパルス出力、つまり垂直出力段の前段において生
じる垂直帰線期間に対応したパルスと、出力トランジス
タ１０．１２の接続点からのパルス出力、あるいはポン
プアップ検出回路２４からのパルス出力、つまり垂直出
力段の出力側において生じる垂直帰線期間に対応したパ
ルスとを論理処理し、両パルス出力の発生の時間的ずれ
に相当する期間に部側パルスを発生させ、この制御パル
スでスイッチング回路をコントロールするようにしたも
のである。
したがって簡単な論理回路とスイッチング回路を追加す
るだけで５ＥＰＰ出力の上段、下段の各トランジスタが
同時にオンして、大電流が流れるのを防止し得るもので
、集積回路化した場合の信頼性を高め、消費電流低減の
上でもその効果の大きな新規の垂直出力回路を得ること
が出来るものである。
るだけで５ＥＰＰ出力の上段、下段の各トランジスタが
同時にオンして、大電流が流れるのを防止し得るもので
、集積回路化した場合の信頼性を高め、消費電流低減の
上でもその効果の大きな新規の垂直出力回路を得ること
が出来るものである。
第１図は従来の垂直出力回路のブロック図、第２図は本
考案の一実施例に係る垂直出力回路のブロック図、第３
図は第２図の構成の動作を説明する波形図、第４図は第
２図の構成を具体的に実現した垂直出力回路の回路構成
図、第５図は本考案の他の実施例に係る垂直出力回路の
ブロック図、第６図は第５図の構成の動作を説明する波
形図、第７図は第５図の構成を具体的に実現した垂直回
路の一路構成図である。 ２；発振器、６；演算増幅器、８：初段増幅器、１０：
上段出力トランジスタ、１２；下段出力トランジスタ、
１４：ポンプアップ回路、２０；オアゲート、２２：ス
イッチ回路、２４：ポンプ検出回路、２６；ナントゲー
ト、２８；インバータ。
考案の一実施例に係る垂直出力回路のブロック図、第３
図は第２図の構成の動作を説明する波形図、第４図は第
２図の構成を具体的に実現した垂直出力回路の回路構成
図、第５図は本考案の他の実施例に係る垂直出力回路の
ブロック図、第６図は第５図の構成の動作を説明する波
形図、第７図は第５図の構成を具体的に実現した垂直回
路の一路構成図である。 ２；発振器、６；演算増幅器、８：初段増幅器、１０：
上段出力トランジスタ、１２；下段出力トランジスタ、
１４：ポンプアップ回路、２０；オアゲート、２２：ス
イッチ回路、２４：ポンプ検出回路、２６；ナントゲー
ト、２８；インバータ。
Claims (1)
- 【実用新案登録請求の範囲】 シングルエンデツドプッシュプル構成に接続された第１
、第２のトランジスタを含む垂直出力段と、 定電流駆動によって前記垂直出力段をバイアスするバイ
アス回路と、 前記垂直出力段の前段に設けられ、垂直発振器、垂直増
幅器を含み、この垂直増幅器の出力によって前記垂直出
力段を駆動する前段回路と、この前段回路においで生じ
る垂直帰線期間に対応するパルスと、前記垂直出力段の
出力側においで生じる垂直帰線期間に対応するパルスと
の論理処理を行い、両パルスの発生の時間的ずれに相当
する期間、匍脚パルスを生じせしめる論理回路と、前記
バイアス回路の定電流路に配置され前記制御パルスによ
って制御されるスイッチング素子を含み、この電流路を
流れる電流を前記匍脚パルスの発生期間に制御し、バイ
アス供給を遮断せしめるスイッチング回路とを具備、し
で成る垂直出力回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13415679U JPS5941664Y2 (ja) | 1979-09-28 | 1979-09-28 | 垂直出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13415679U JPS5941664Y2 (ja) | 1979-09-28 | 1979-09-28 | 垂直出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5652355U JPS5652355U (ja) | 1981-05-08 |
| JPS5941664Y2 true JPS5941664Y2 (ja) | 1984-12-01 |
Family
ID=29365726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13415679U Expired JPS5941664Y2 (ja) | 1979-09-28 | 1979-09-28 | 垂直出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941664Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240832U (ja) * | 1988-09-13 | 1990-03-20 |
-
1979
- 1979-09-28 JP JP13415679U patent/JPS5941664Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5652355U (ja) | 1981-05-08 |
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