JPS594052A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS594052A JPS594052A JP11281582A JP11281582A JPS594052A JP S594052 A JPS594052 A JP S594052A JP 11281582 A JP11281582 A JP 11281582A JP 11281582 A JP11281582 A JP 11281582A JP S594052 A JPS594052 A JP S594052A
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- JP
- Japan
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- window
- layer
- film
- wiring
- forming
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＋） 発明の技術分野
本発明は、半導体装置、特に半導体素子と配線のコンタ
クト部分の製造方法に関する。
クト部分の製造方法に関する。
りやバイポーラトランジスタなどの集積化された半導体
素子は他の素子や電源との接続のために配線層とコンタ
クト部を介して接続される。
素子は他の素子や電源との接続のために配線層とコンタ
クト部を介して接続される。
％（ｃ）従来技術と問題点
ＭＯＳ）ランジスタを例にとると、ＭＯＳ）ランジスタ
のソース領域やドレイン領域は、基板上の絶縁膜、例え
ば燐硅酸ガラス（以下ＰＳＧと称す）膜に開けられた窓
を介してＰＳＧ膜上のアルミニウム配線と電気的に接続
される。
のソース領域やドレイン領域は、基板上の絶縁膜、例え
ば燐硅酸ガラス（以下ＰＳＧと称す）膜に開けられた窓
を介してＰＳＧ膜上のアルミニウム配線と電気的に接続
される。
この場合に、窓の段差が急峻であるとアルミニウム配線
が断線しゃすく彦る。
が断線しゃすく彦る。
そこで、従来はＰＳＧ膜を加熱してメルトし、窓にテー
パをつけてアルミニウム配線の断線を防止している。
パをつけてアルミニウム配線の断線を防止している。
しかしながら、窓にテーノくをつけることは、窓に隣接
して形成されているゲートが露出し、ゲートとソースと
が短絡される危険をはらんでいる。
して形成されているゲートが露出し、ゲートとソースと
が短絡される危険をはらんでいる。
従ってこれのような危険を避けるためにはゲートとソー
スやドレインのコンタクト窓はある程度以上の距離をと
って形成しかければならず、素子の小型化にとって障害
となっていた。
スやドレインのコンタクト窓はある程度以上の距離をと
って形成しかければならず、素子の小型化にとって障害
となっていた。
（ｄ） 発明の目的
本発明は、従来のこのような欠点を解消し、アルミニウ
ム配線の断線がなく、しかも素子の小型化を図ることの
できる半導体装置の製造方法を提供することを目的とす
る。
ム配線の断線がなく、しかも素子の小型化を図ることの
できる半導体装置の製造方法を提供することを目的とす
る。
（ｅ） 発明の構成
かかる目的を達成するための本発明は半導体装置の製造
方′法であって、導電性領域を有する半導体基体に絶縁
膜を形成する工程と、 該導電性領域上の該絶縁膜に窓を形成する工程と、 該窓を覆う多結晶半導体層を形成する工程と、該多結晶
半導体層にエネルギー線を照射して該多結晶半導体層を
該絶縁膜の窓に流（、込む工程を含むことを特徴とする
。
方′法であって、導電性領域を有する半導体基体に絶縁
膜を形成する工程と、 該導電性領域上の該絶縁膜に窓を形成する工程と、 該窓を覆う多結晶半導体層を形成する工程と、該多結晶
半導体層にエネルギー線を照射して該多結晶半導体層を
該絶縁膜の窓に流（、込む工程を含むことを特徴とする
。
（「）発明の実施例
以下、図面を用いて本発明の一実施例を説明する。
第１図乃至第５図は、本発明の一実施例を示す工程順断
面図である。
面図である。
第１図に示すようにＰ型のシリコン基体１［。
厚いフィールド酸化膜２と、薄いゲート酸化膜３と、多
結晶シリコンのゲート電極４と、シリコン基体１中に砒
素（Ａｓ ）をイオン注入して形成されるソース領域５
．ドレイン領域６を形成する。
結晶シリコンのゲート電極４と、シリコン基体１中に砒
素（Ａｓ ）をイオン注入して形成されるソース領域５
．ドレイン領域６を形成する。
次いで第２図に示すように１．０μｍのＰＳＧ膜７を被
着した後、ドレイン領域６上のＰＳＧ膜にリアクティブ
・イオン・エツチング等により窓８を開ける。次いで第
３図に示すように、多結晶シリコン層をＣＶＤ （Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
によＪｏ、５μｍの厚さに被着し、リアクティブ・イオ
ン・エツチングにより窓８を櫟うように多結晶シリコン
層９をバターニング形成する。
着した後、ドレイン領域６上のＰＳＧ膜にリアクティブ
・イオン・エツチング等により窓８を開ける。次いで第
３図に示すように、多結晶シリコン層をＣＶＤ （Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
によＪｏ、５μｍの厚さに被着し、リアクティブ・イオ
ン・エツチングにより窓８を櫟うように多結晶シリコン
層９をバターニング形成する。
この際バターニング形成された多結晶シリコン層９の体
積は窓８の容積にほぼ等しいことが望ましい。次いで多
結晶シリコン層９に対し１２ワツトの連続波アルゴンレ
ーザを照射する。これによりその理由は溶融した多結晶
シリコンの表面張力や重力などのためと推定されるが、
多結晶シリコン９は窓８内に流れ込み、第４図に示すよ
うに窓８を埋める。次いで多結晶シリコン９０表面を１
チのフッ酸水溶液で洗浄した後第５図に示すようにアル
ミニウム膜１０ｔ−バターニング形成して配線を完成す
る。
積は窓８の容積にほぼ等しいことが望ましい。次いで多
結晶シリコン層９に対し１２ワツトの連続波アルゴンレ
ーザを照射する。これによりその理由は溶融した多結晶
シリコンの表面張力や重力などのためと推定されるが、
多結晶シリコン９は窓８内に流れ込み、第４図に示すよ
うに窓８を埋める。次いで多結晶シリコン９０表面を１
チのフッ酸水溶液で洗浄した後第５図に示すようにアル
ミニウム膜１０ｔ−バターニング形成して配線を完成す
る。
同、以上の説明はドレインコンタクト部分のみについて
行なったが、ソースおよびゲートに関しても本図には現
れない別の部分で同様に配線層とのコンタクトがとられ
ている。
行なったが、ソースおよびゲートに関しても本図には現
れない別の部分で同様に配線層とのコンタクトがとられ
ている。
（ｇ） 発明の詳細
な説明したように、本発明の方法によれば、アルミニウ
ム等の配線が断線することもなく、シかも、ＰＳＧ＃に
テーパをつける必要もないので、ゲート電極とコンタク
ト窓との距雛を短かくできて、素子の小型化、即ち集積
回路の高集積化を図ることができる。
ム等の配線が断線することもなく、シかも、ＰＳＧ＃に
テーパをつける必要もないので、ゲート電極とコンタク
ト窓との距雛を短かくできて、素子の小型化、即ち集積
回路の高集積化を図ることができる。
さらには窓に埋め込まれた多結晶シリコン層がアルミニ
ウムとシリコン基体とのバッファ層となるため、アルミ
ニウムとシリコンの反応に起因する障害の発生を防止す
ることができる。
ウムとシリコン基体とのバッファ層となるため、アルミ
ニウムとシリコンの反応に起因する障害の発生を防止す
ることができる。
第１図乃至第５図は、本発明の一実施例を示す工程順断
面図である。 図において、・１はシリコン基体、５はソース領域、６
はドレイン領域、７はＰＳＧ膜、８は窓。 ９は多結晶シリコン層、１ｏはアルミニウム層である。
面図である。 図において、・１はシリコン基体、５はソース領域、６
はドレイン領域、７はＰＳＧ膜、８は窓。 ９は多結晶シリコン層、１ｏはアルミニウム層である。
Claims (1)
- 導電性領域に絶縁膜を形成する工程と、該導電、性領域
上の該絶縁膜に昭を形成する工程と、該窓を覆う多結晶
半導体層を形成する工程と、該多結晶半導体層にエネル
ギー線を照射して該多結晶半導体層をＶ絶縁膜の窓に流
し込む工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281582A JPS594052A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281582A JPS594052A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594052A true JPS594052A (ja) | 1984-01-10 |
Family
ID=14596219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11281582A Pending JPS594052A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293739A (ja) * | 1986-06-13 | 1987-12-21 | Toshiba Corp | 半導体装置の製造方法 |
-
1982
- 1982-06-30 JP JP11281582A patent/JPS594052A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293739A (ja) * | 1986-06-13 | 1987-12-21 | Toshiba Corp | 半導体装置の製造方法 |
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