JPS5939898B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置の製造方法に関し、特に半導体の
小数ヤリアのライフタイム短縮のために通常用いられて
いる重金属の拡散方法に関するものである。

本発明が適用される半導体基体としては種々なものがあ
るが、以下シリコンＳｉの場合を例にとり説明する。

シリコンに対して、少数キャリアのライフタイムを短縮
する金属（略して、ライフタイムキラーと以下呼ぶ）と
しては、通常、金、白金が最も多く用いられるが、金、
白金はシリコンとは合金相図から分るように固溶相を形
成せず、したがつてアルミニウムＡｌ等、シリコンと固
溶相を形成する金属の場合にくらべて物理的な互いの親
和力が極めて弱い。そのため、例えば、蒸着によつてシ
リコン上に蒸着された金と基板シリコンとは、はがれや
すい。第１図は、従来の方法による金拡散法を工程順に
示す断面図である。

この図に示すように、従来はシリコン基板１の表面の酸
化膜２を弗酸等の化学薬品で除去したのち、第１図ｃに
示すごとく適当な厚さに金３を蒸着し、７５００Ｃ〜９
００℃程度の適切な温度で拡散するようにしており、こ
れにより第１図ｄに示すように金・シリコン層４、金拡
散された領域５、金拡散されない領域６が形成される。
しかしながら従来の方法では酸化膜２の除去を弗酸で行
つたのち、水洗、乾燥を必要とするため、この処理の工
程において、第１図ｂに示される数十〜１００λ程度の
極めて薄い酸化膜２’が形成される。また、前述のよう
に固溶相がないため、第１図ｃに示すように蒸着された
金とシリコとの界面に密着不良個所７が発生する。この
ような状態で金拡散を行うと、第１図ｃに示すような金
拡散されないか、又は極めて不十分な部分８がウェハ内
に点在し、そのパターンが不均一なため、ライフタイム
の分布が不均一となり、製品の特性に大きなバラツキを
与える。また、金蒸着前処理中にシリコン基板１の表面
に形成される酸化膜２’、あるいは汚れは、常処理のロ
ッド間で一定ではないのが普通であるので、ロッドバラ
ツキを引起こす。以上のように従来用いられる金、白金
等をシリコンに拡散する方法の欠点は、蒸着されたこれ
ら金属と、シリコン基板の表面との界面に酸化膜が形成
されていたり、汚染があつたりあるいは密着不良があつ
たりする等の原因で均一さと、再現性に欠ける点である
。

本発明は、上述の従来方法の欠点を解決するためになさ
れたもので、逆スパツタによつてクリーニングを行ない
、重金属の拡散に先立つてジッターを行なうことにより
、ロッド内の均一性、ロッド間の再現性を飛躍的に改善
できる半導体装置の製造方法を提供することを目的とし
ている。

以下、本発明の実施例を図について説明する。第２図は
本発明の一実施例による半導体装置の製造方法の各工程
を示し、これは重金属層の形成にスパツタ法を用いた例
である。図において、１はすでにＰＮ接合の形成がされ
ているシリコン基体で、この例では直径約３０關のサイ
リスタである。２，′２′は酸化膜、３は金、４は金・
シリコン層、５は金拡散された領域である。

本実施例の方法では、従来の方法と同じく、金拡散の前
処理として、まず化学薬品によるクリーニング、弗酸に
よる酸化膜２の除去、及び水洗による弗酸のクリーニン
グを行なう。

この処理の終了した状態を第２図ｂに示す。前述のよう
にこのときすでに数十〜１００人程度の酸化膜７がシリ
コン基体１の表面に形成されている。次に逆スパツタを
行なうと第２図Ｃに示す如くシリコン基体１の表面の汚
れ、酸化膜７等は、ほぼ完全に除去される。逆スパツタ
は、アルゴンの１０−３ｔ０ｒｒの雰囲気中でシリコン
基体１を約１００人工ツチングする。つづいて第２図ｄ
に示すごとく、同じくアルゴンの１０−３ｔ０ｒｒの雰
囲気中で、金３を２００λの厚さにスパツタし、その後
ジッターによつて第２図ｅに示すごとく金・シリコン層
４を形成し、更に引き続き８５０℃、２０分間の金拡散
処理を行うと、第２図ｆに示すように金拡散された領域
５が形成される。第３図は、本実施例の方法と従来方法
とを比較するため、ターンオフ時間の平均値とそのバラ
ツキを示す図であり、第３図ａは従来方法、第３図ｂは
本発明によるものを示す。

１つの金拡散バツジは金蒸着前処理以降金拡散までを同
一の条件としたもので、使用されるウエハは、すべての
バツジについて、同一拡散で、ＰＮ接合が形成されてい
るものである。

第３図によれば、本実施例の方法ではサイリスタのター
ンオフ時間のバラツキのうち、バツジ平均値のバツジ間
バラツキは、数％以内と従来の５０％以上に比較して格
段にすぐれており、また、バツジ内バラツキも、±１５
％以内と従来の±５０％程度に比較して、極めて良好で
あることがわかる。

次に逆スパツタの効果を第４図を参照して説明する。

第４図は逆スパツタ量とターンオフ時間のバラツキを示
す図である。シリコン基体の表面状態によつて異なるが
、本例サイリスタの場合、５０λ以上の逆スパツタエツ
チにより、ターンオフ時間のバツジ内バラツキは、１５
（Ｆｆ）以内となり、その効果は、極めて顕著である。
以上のような本実施例の方法では、極めて顕著なロッド
内、ロッド間のバラツキ抑圧効果が得られるが、その理
由は、次のようなものと考えられる。

即ち、逆スパツタによつてシリコン表面が極めて汚染の
少ないクリーンな表面になること、及びスパツタされる
金の粒子が蒸着による場合とくらべて、１０倍以上の速
度でターゲツトをとび出してくることに起因して金とシ
リコンとの密着が改善されること等により、スパツタさ
れた金とシリコンとがフアンデルワースの力が作用する
距離まで接近しうるため、金−シリコン間の固溶相が無
いにもかかわらず、すぐれた密着強度が得られ、拡散時
のシリコン中の金原子の分布を均一にするものと考えら
・れる。また、このような良好な密着強度に起因して金
拡散時に金とシリコンの合金がシリコン表面で極めて順
調に行われるため、金の厚さを２０００Å以上にすると
、０．１〜０．５關の高さのスパイク状の再結晶がシリ
コン表面に形成され、金拡散化のプロセス、例えばナタ
ライズ等のプロセスで基板に損傷を与える等の有害な現
象が発見された。

このスパイク状再結晶が発生する金の厚さにはバラツキ
があり、概ね１０００〜２０００Å以上となつてから発
生し、それ以下の厚さでは発生しない。また金の最低の
厚さは５０人程度で十分であることも確められた。これ
は、シリコン中に拡散される金原子の濃度が、１０１３
〜１０１５個／Ｃｌｉであるので、本発明による金拡散
では、シリコン表面にスパツタされた金原子が極めて有
効に効率よくシリコン中に拡散されていることがわかる
。第５図はターンオフ時間の分布図であり、金拡散のロ
ッド間バラツキを更に改善するために、金スパツタ直後
に５０００Ｃ１３０分のジッターをしたもの（第５図ｂ
）と、ジッターのないもの（第５図ａ）との１０バツジ
の総合バラツキを示すものである。

第５図から明らかな如くジッターを入れることにより、
バツジ間バラツキは±１５％から±７％以下に減少する
。これは逆スパツタ、スパツタによつても、なおシリコ
ンと金との間の密着に若干のバラツキがあり、スパッタ
ロッド毎のバラツキが表われていると考えられる。なお
上記実施例ではライフタイムキラ一として金を用い、半
導体基体としてシリコンサイリスタを用いた場合につい
て説明したが、一般的に白金、銅等の重金属を用い、ト
ランジスタ、ダイオード等に適用する場合にも、またシ
リコン以外の半導体材料とそのライフタイムキラ一の拡
散に際しても、本発明が適用できるのは明らかである。

また重金属層はスパツタ法ではなく、蒸着で形成するよ
うにしてもよい。以上のように本発明によれば、重金属
を拡散する工程を含む半導体装置の製造方法において、
逆スパツタによつて半導体基体表面のクリーニングを行
なうとともに、重金属の拡散前にジッターを行なうよう
にしたので、均一性及び再現性を大幅に改善できる効果
がある。

【図面の簡単な説明】

第１図ａ−ｄは従来の方法による金拡散法を工程順に示
す断面図、第２図ａ−ｆは本発明の一実施例による半導
体装置の製造方法を工程順に示す断面図、第３図Ａ，ｂ
はそれぞれ従来方法及び本方法によるターンオフ時間の
平均値及びそのバラツキを示す図、第４図は逆スパツタ
量とターンオフ時間のバラツキとの関係を示す図、第５
図Ａ，ｂはそれぞれジッターなし及びジッターありの場
合のターンオフ時間の分布図である。 １・・・・・・半導体基体、３・・・・・・重金属。

Claims (1)

【特許請求の範囲】
1. １ 半導体の少数キャリアのライフタイム短縮のための
   重金属を拡散する工程を含む半導体装置の製造方法にお
   いて、半導体基体を１０＾−＾２〜１０＾−＾４ｔｏｒ
   ｒの真空中あるいは不活性ガス中で逆スパッタ法により
   少なくともその１つの主表面の表面を５０Å以上エッチ
   ングし、この主表面に上記重金属を５０Å〜２０００Å
   蒸着またはスパッタ法により被着し、この半導体基体を
   ３００℃〜７５０℃でシンターした後不活性ガス中ある
   いは真空中で加熱し上記重金属を拡散することを特徴と
   する半導体装置の製造方法。